【技术实现步骤摘要】
本专利技术涉及一种静电放电保护电路，特别涉及一种利用二极管串的静电放电保护电路。
技术介绍
集成电路很容易受静电放电(ESD)破坏，一般在电路的输入输出端子或电源保护中都会设计有静电保护电路以防止内部电路受损坏，栅极接地N沟道金属氧化物半导体(GGNMOS)是一种广泛使用的保护结构，如图1。为保证一定的保护强度，GGNMOS一般都是用多指状(multi-finger)并联的形式，如图2。这种形式在ESD发生时由于不同位置晶体管到阱控制(guard-ring)的体电阻的不同会导致开启不均匀，如图3，在最中间的器件部分由于其离阱控制P+(guard-ring)最远，体电阻最大，最容易先于其他指状(Finger)器件开启。而如何在器件被破坏前尽可能均匀地让所有并联指状器件开启将很大程度决定保护的整体能力。
技术实现思路
本专利技术要解决的技术问题是提供一种衬底触发的静电放电保护电路，该电路能使并联指状器件开启均匀。为解决上述技术问题，本专利技术在传统的采用GGNMOS用作ESD保护电路的结构中，增加一个二极管串，二极管串中每两个相邻的二极管的阳极和阴极首尾相接，二极管串置于内部电路前一级和N型金属氧化物缓冲(Nch Buffer)晶体管衬底(bulk)之间，其首部二极管的阳极与内部电路前一级相连接，尾部二极管的阴极与Nch Buffer晶体管bulk相连，Nch Buffer晶体管栅极接地；该二极管串的导通电压大于正常工作电压范围而小于Nch Buffer晶体管的击穿电压。在ESD发生时则首先可以在二极管串产生导通电流，供给Nch Buffer晶体管的Bulk，...
【技术保护点】
一种衬底触发的静电放电保护电路，包括Ｎ型金属氧化物缓冲晶体管，其特征是，还包括一个置于内部电路前一级和Ｎ型金属氧化物缓冲晶体管衬底之间的二极管串，二极管串中每两个相邻的二极管的阳极和阴极首尾相接，其首部二极管的阳极与内部电路前一级相连接，尾部二极管的阴极与所述Ｎ型金属氧化物缓冲晶体管衬底相连接；所述Ｎ型金属氧化物缓冲晶体管栅极与接地线相连接。
【技术特征摘要】
1.一种衬底触发的静电放电保护电路，包括N型金属氧化物缓冲晶体管，其特征是，还包括一个置于内部电路前一级和N型金属氧化物缓冲晶体管衬底之间的二极管串，二极管串中每两个相邻的二极管的阳极和阴极首尾相接，其首部二极管的阳极与内部电路前一级相连接，尾部二...
【专利技术属性】
技术研发人员：徐向明，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[中国|上海]
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