利用多层布线防止低介电常数膜剥离的半导体器件制造技术

本发明专利技术的半导体器件包括分别与半导体芯片各角部相接配置的定位标记和与该定位标记接触的插棒。所述定位标记由在所述半导体芯片上形成的、低介电常数的绝缘层和布线层层叠在一起的多层布线的最上层部分布线层形成。所述插棒埋入位于定位标记下层的所述低介电常数绝缘层上形成的接触孔中而形成，并与所述定位标记接触。

【技术实现步骤摘要】

本专利技术有关利用多层布线的最上层部分布线形成定位标记或护环的半导体器件，更详细为利用多层布线防止低介电常数膜剥离的半导体器件。
技术介绍
随着半导体存储器实现高密度化及大容量，要求整块芯片无缺陷实际上是不可能的。因此，采用内装不良补救电路的冗余结构(redundancy)成为存储器LSi及混装存储器的LSi的常识。为了使用备用单元来替换不良单元，通常采用以下的技术。即用测试仪器测试存储单元的正常与否，在存储了不良单元的地址后，利用激光将多晶硅或铝等形成的熔丝(fuse)熔断(blow)，切换电路连接，使其选择备用单元来替换不良单元。在熔断该熔丝时使用的定位用的定位标记是这样配置，使其形成于最上层的金属布线层，露出于芯片的表面。另外，近些年里，随着LSi的高密度化，布线间隔也缩小，布线间电容增大，妨碍LSi动作速度提高。为解决这一问题，采用低介电常数(也称为Low-k，相对介电常数3.0以下)膜作为多层布线层间的绝缘膜，开始采用减少布线间电容的制造工艺。关于现有技术的定位标记，现利用图1至图10，以将低介电常数膜用于多层布线层间的绝缘膜的应用4层金属(Cu)布线的LSi(半导体器件)为例进行说明。图1为用于说明现有技术的定位标记配置、放大表示形成于晶片上的多片芯中一片芯片角部的俯视图。沿芯片11的各条边配置切割线区域12，角部(芯片端部)附近11A设置具有规定间隔ΔW(16.5μm)的定位标记区域13。接着，在该定位标记区域13内，配置利用最上层的部分金属(Cu)布线形成的定位标记14，该定位标记14形成宽大于10μm的带状L形正交配置的图形。以下，利用图2至9说明图1所示的半导体器件的制造方法(例如参照美国专利第6,392,300号)。图2至图9表示按照制造工序的顺序沿图1的2-2线的剖面结构。首先，如图2所示，在硅基板16的主表面上形成沟槽，将绝缘膜埋入该沟槽，形成元件分离区域(STI)区域17。再在上述元件分离区域17以外的区域(元件区域)，形成扩散层18那样的无源元件或MOSFET19那样的有源元件。接着如图3所示，例如在所述基板16上淀积形成BPSG膜那样的第1层间绝缘层20，用CMP法平整该第1层间绝缘层20的表面。此后，用光刻法在上述第1层间绝缘膜20上开出第1接触孔，将钨21埋入接触孔。再在所述第1层间绝缘膜20上淀积形成SiOC膜那样的低介电常数的第2层间绝缘膜22，用光刻法选择刻蚀上述第2层间绝缘膜22，形成规定形状的第1布线沟。此后，在组合半导体结构(resultant semiconductor structure)的整个面上淀积形成第1Cu层23，再用CMP法平整该第1Cu层23的表面。由此，将第1Cu层23埋入上述第2层间绝缘膜22的第1布线沟内。此后，为了防止Cu的氧化及扩散，在上述第2层绝缘膜22及第1Cu层23上淀积形成薄薄的SiCN那样的阻挡层膜24。这就是众所周知的Cu布线的单镶嵌(damascene)工序。然后，如图4所示，在上述阻挡层膜24上淀积形成SiOC膜那样的低介电常数的第3层间绝缘膜25，利用光刻法开出第2接触孔26。接着，利用光刻法选择刻蚀上述第3层间绝缘膜25，形成规定形状的第2布线沟。此后，在组合半导体结构(resultant Semiconductor structure)的整个面上淀积形成第2Cu层27，利用CMP法平整该第2Cu层27的表面。由此，将第2Cu层27埋入上述第3层间绝缘膜25的第2布线沟内。接着为了防止Cu的氧化及扩散，在上述第3层间绝缘膜25及第2Cu层27上淀积形成薄薄的SiCN膜那样的阻挡层膜28。上述就是众所周知的Cu布线的双镶嵌工序。继续如图5所示，在上述阻挡层膜28上淀积形成SiOC膜那样的低介电常数的第4层间绝缘层29，利用光刻法开出第3接触孔30。接着，用光刻法，选择刻蚀上述第4层间绝缘膜29，将第3布线沟刻蚀成规定的形状。此后，在上述第4层间绝缘膜29的整个面上淀积形成第3Cu层31，用CMP法平整该第3Cu层31的表面。由此，第3Cu31埋入上述第4层间绝缘膜29的第3布线沟内。此后，为了防止Cu的氧化及扩散，在上述第4层间绝缘膜29及第3Cu层31上淀积薄薄的SiCN膜那样的阻挡层膜32。然后，如图6所示，在上述阻挡层膜32上形成SiOC膜那样的低介电常数的第5层间绝缘膜33，采用光刻法开出第4接触孔34。接着用光刻法选择刻蚀上述第5层间绝缘膜33，形成规定形状的第4布线沟。此后，在上述第5层间绝缘膜33的整个面上淀积形成第4Cu层35，用CMP法平整该第4Cu层35。由此，第4Cu层35埋入上述第5层间绝缘膜33的第4布线沟内。接着，为了防止Cu的氧化和扩散，在所述第5层间绝缘膜33及第4Cu层35上淀积形成薄薄的SiCN那样的阻挡层膜36。在4层Cu布线的情况下，上述定位标记13形成于该第4Cu层35上。然后，如图7所示，在上述阻挡层膜36上淀积形成例如PSG膜那样的钝化膜37，用光刻法刻蚀除去成为焊盘的第4Cu层35上的钝化膜37。再刻蚀阻挡层膜36，开出焊盘用通孔38。此后蒸镀形成将成为焊盘的Al层，通过用光刻法将该Al层39形成规定形状的图案，从而形成焊盘39。然后，如图8所示，在上述的钝化膜37上形成表面保护用的聚酰亚胺层40。接着，用光刻法除去焊盘39上、定位标记14上、切割线12上的聚酰亚胺层40。此后，如图9所示，将上述聚酰亚胺层40作为掩模，用RIE等方法，刻蚀钝化膜37，进行在定位标记14上、及切割线12上的开窗口工序。这里如图9所示，上述定位标记14配置在离开切割线12的位置。然而，若如上所述将低介电常数膜用于多层布线层间绝缘膜，则由于低介电常数膜的物理性质较脆，所以存在的问题如图10所示，在切割晶片时，层间绝缘膜会从芯片11的角部11A剥落(以带斜线的区域43表示)。这一剥落特别是在低介电常数的层间绝缘膜和薄的SiCN膜那样的阻挡膜之间较容易发生。
技术实现思路
根据本申请的一形态，能提供一种半导体器件，包括半导体芯片；形成于所述半导体芯片上、并利用低介电常数的绝缘层和布线层层叠在一起的多层布线的最上层部分布线层形成的定位标记，所述定位标记分别与所述半导体芯片的各个角部相接而配置；以及埋入位于所述定位标记下层的所述低介电常数绝缘层上形成的接触孔中后形成的、并与所述定位标记接触的导体构件。本申请的另一种形态，能提供一种半导体组器件，包括半导体芯片；形成于所述半导体芯片上、并利用低介电常数的绝缘层和布线层层叠在一起的多层布线的最上层部分布线层形成的护环，所述护环分别与所述半导体芯片的各个角部相接而配置；以及埋入位于所述护环的下层的所述低介电常数绝缘层上形成的的接触孔中后形成的、与所述护环接触的导体构件。本申请的另一种形态，能提供一种半导体器件，包括半导体芯片；形成于所述半导体芯片上、并利用低介电常数的绝缘层和布线层层叠在一起的多层布线的最上层部分布线层形成的护环，所述护环分别与所述半导体芯片的各个角部相接而配置；埋入位于所述护环的下层的所述低介电常数绝缘层形成的第1接触孔中后形成的、与所述护环接触的第1导体构件；利用所述多层布线的最上层上部分布线层而形成、并且配置在所述半导本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括半导体芯片；形成于所述半导体芯片上、并利用低介电常数的绝缘层和布线层层叠在一起的多层布线的最上层上部分布线层形成的定位标记，所述定位标记分别与所述半导体芯片的各个角部相接而配置；以及埋入位于所述定位标记下层的所述低介电常数绝缘层上形成的接触孔中后形成的、并与所述定位标记接触的导体构件。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：小池英敏，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[]