使用高介电常数栅介质的耐压器件及制备方法技术
Voltage resisting device using high dielectric constant gate medium and its preparation method
The invention relates to a voltage resisting device using a dielectric gate medium and a preparation method thereof, relating to a semiconductor power device. The device of the invention comprises a substrate and a high-k gate dielectric layer disposed on the substrate, characterized in that the high dielectric constant gate dielectric layer is divided into at least 3 independent blocks by isolated material. The beneficial effect of the invention is that the thermal stress is dispersed so as to avoid cracking of the high K medium 2 during annealing when the high K medium 2 is divided into a plurality of parts by the mesh 1.
【技术实现步骤摘要】
使用高介电常数栅介质的耐压器件及制备方法
本专利技术涉及半导体功率器件。
技术介绍
随着高介电常数材料(高K材料)在半导体纳米MOS器件上的广泛应用，高K材料也越来越引起人们的关注。由于高K材料带有电场调制能力，所以可将其应用到硅功率器件及化合物功率器件上。尽管应用于纳米MOS器件栅极的HfO2具有界面态好，热稳定性好等优势，但其相对介电常数对于功率器件而言远远不够。铁电材料PZT，BST等具有几百到几千的相对介电常数，完全满足功率器件介电常数要求。然而利用PZT、BST、BZN、STO等作为功率器件介质，需要将上述材料同硅直接接触，且铁电材料需要退火才能激活其高介电性，所以在退火过程中会出现热应力，使铁电薄膜出现开裂，导致器件的完全失效。
技术实现思路
本专利技术所要解决的技术问题是，提供一种解决了硅表面铁电材料开裂问题的耐压器件及制备方法。本专利技术解决所述技术问题采用的技术方案是，使用高介电常数栅介质的耐压器件，包括衬底和设置于衬底上的高介电常数栅介质层，其特征在于，所述高介电常数栅介质层由隔离材料分割为至少3个相互独立的区块。所述隔离材料为热应力小，并且介电常数也较小的材料。所述隔离材料为SiO2或HfO2。所述高介电常数栅介质层的材料为PZT、BST、BSN或STO。本专利技术还提供一种使用高介电常数栅介质的耐压器件的制备方法，其特征在于，包括下述步骤：A、在硅衬底表面形成隔离材料网格，所述隔离材料为SiO2或HfO2；B、在网格内进行高介电常数栅介质的生长。本专利技术的有益效果是，由于高K介质2被网格1分割成了多个部分，所以其热应力被分散，可避免退...
【技术保护点】
使用高介电常数栅介质的耐压器件，包括衬底和设置于衬底上的高介电常数栅介质层，其特征在于，所述高介电常数栅介质层由隔离材料分割为至少3个相互独立的区块。
【技术特征摘要】
1.使用高介电常数栅介质的耐压器件，包括衬底和设置于衬底上的高介电常数栅介质层，其特征在于，所述高介电常数栅介质层由隔离材料分割为至少3个相互独立的区块。2.如权利要求1所述的使用高介电常数栅介质的耐压器件，其特征在于，所述隔离材料为热应力小，并且介电常数也较小的材料。3.如权利要求1所述的使用高介电常数栅介质的耐压器件，其特征在于，所...
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