降低沟槽型IGBT栅集电容并提高其击穿电压的方法技术

本发明专利技术公开了一种降低沟槽型IGBT栅集电容并提高其击穿电压的方法，在沟槽形成之后热生长栅氧化层之前在沟槽底部形成厚氧化层，在此过程中用高掺杂的多晶硅来保护沟槽底部的氧化层，然后全部氧化残留多晶硅使之成为沟槽底部厚氧化层的一部分，不留任何多晶硅导电层，薄栅氧化层和多晶硅栅按正常工艺形成。本发明专利技术能够在降低沟槽型IGBT的栅极‑集电极电容Cgc、增强击穿电压的同时提高良品率和器件的长期可靠性，而且生产工艺和标准CMOS工艺高度兼容。本发明专利技术适用于降低沟槽型IGBT栅集电容并提高其击穿电压及可靠性。

Method for reducing trench type IGBT grid collector capacitance and improving its breakdown voltage

The invention discloses a method for reducing the capacitance in trench IGBT gate and method to improve the breakdown voltage, in trenches formed before and after thermally grown gate oxide layer at the bottom of the trench to form a thick oxide layer, the oxide layer to protect the bottom of the trench polysilicon of high doped polysilicon in the process, and make it a part of the trench bottom thickness all the residual oxide layer after oxidation, leaving no polysilicon conductive layer, thin gate oxide layer and the polysilicon gate is formed according to the normal process. The invention can in collector capacitance Cgc, groove type IGBT reduced gate enhanced breakdown voltage and improve the long-term reliability and yield components, and production process and standard highly compatible with CMOS process. The invention is suitable for reducing the groove type IGBT grid collector capacitance and improving the breakdown voltage and reliability thereof.

【技术实现步骤摘要】
降低沟槽型IGBT栅集电容并提高其击穿电压的方法
本专利技术属于半导体功率器件技术领用,用于改善沟槽型IGBT的性能，具体地说是一种降低沟槽型IGBT栅集电容并提高其击穿电压的方法。
技术介绍
随着半导体技术的不断发展，先进IGBT器件已采用沟槽栅设计以提高电流密度、消除J-FET效应，从而降低通态阻抗。图1是传统沟槽型IGBT剖面图，在这个设计中，芯片底部是P型掺杂作为集电极，P型基区将n型漂移区和n+区域隔开，电流通过沿沟槽侧壁的沟道在竖直方向流动，沟槽侧壁和底部被薄的栅氧化层覆盖，沟槽内充满导电物质，例如多晶硅，作为栅极。N+源区和P型基区短接在一起，作为发射极。沟槽型IGBT的栅极和发射极通过沟槽底部的薄氧化层耦合，这样做成的沟槽栅存在以下缺陷：1）降低了击穿电压，2）导致长期栅氧化层可靠性问题，3）显著增加栅极—集电极电容Cgc，这是由于栅极和n漂移区重叠部分只是薄的栅极氧化层。这进一步导致开关速度降低，并增加栅极驱动电流。如果增厚栅氧化层则会显著影响阈值电压和器件其他性能，不可行。专利号为US6,262,453的美国专利描述了一种解决方案，如图2所示，在刻蚀形成沟槽后，长一层厚的氧化层，用光刻胶充填沟槽，然后清除部分光刻胶，只留一部分光刻胶在沟槽底部，这样，厚氧化层被保护住，不会被后来的氧化层刻蚀工艺清除，随后，沟槽底部光刻胶被清除，继续进行正常薄栅极氧化层和多晶硅栅极工艺。这样做的一个缺陷是光刻胶是有机材料，带有重金属和其他杂质，沟槽底部的光刻胶清除很困难，这降低了良品率，而且导致长期可靠性问题，此外，与氧化和淀积工艺相比，很难精确控制光刻胶残留层的厚度，精度是几十个纳米和零点几个纳米的区别，这导致沟道长度的巨大变化，影响器件性能的许多方面。专利号为US7494876的美国专利描述了一种方法：在沟槽底部留下一个未掺杂的多晶硅塞子。后来，薄栅极氧化层和多晶硅栅极按正常工艺形成，其剖面图如图3所示，多晶硅是导体，这样就在沟槽底部留下了导体。为进一步降低Cgc，希望沟槽底部充填材料比未掺杂多晶硅更绝缘些。
技术实现思路
本专利技术的目的，是要提供一种降低沟槽型IGBT栅集电容并提高其击穿电压的方法，采用高掺杂的多晶硅来保护沟槽底部的氧化层，再把残留的高掺杂多晶硅全部氧化后成为沟槽底部厚氧化层的一部分，以期能够解决现有技术所存在的上述问题。本专利技术为实现上述目的，所采用的技术方案如下：一种降低沟槽型IGBT栅集电容（栅集，即栅极-集电极）并提高其击穿电压的方法，在沟槽形成之后热生长栅氧化层之前进行以下步骤的工艺以在沟槽底部形成厚氧化层，第一步，于沟槽侧壁、底部和硅的顶部淀积或者热生长氧化层，第二步，用掺杂浓度大于1E20/cm3的高掺杂多晶硅充满沟槽，第三步，各向异性刻蚀清除第二步完成后沟槽表面的高掺杂多晶硅并一直到沟槽底部，残留沟槽深度二十分之一厚度的高掺杂多晶硅，第四步，利用第三步完成后残留的高掺杂多晶硅做为掩膜，选择性清除高掺杂多晶硅层以上的沟槽侧壁、硅的顶部的氧化层，第五步，氧化所有残留的高掺杂多晶硅使之成为二氧化硅氧化层，第六步，各向同性刻蚀第五步完成后在沟槽侧壁形成的的氧化层；至此在沟槽底部形成了厚氧化层。作为限定：第六步完成之后按照正常工艺步骤，制造沟槽型IGBT的其他部分，在做基区的时候通过控制扩散时间、离子注入能量和浓度，确保P型基区的底部高于沟槽底部形成的厚氧化层。作为第二种限定：所述第一步进行前沟槽深度是4微米，第一步完成后氧化层厚度0.3微米。作为进一步限定：所述第三步完成后，残留高掺杂多晶硅的厚度是0.2微米。本专利技术由于采用了上述的方法，其与现有技术相比，所取得的技术进步在于：（1）本专利技术中高掺杂的多晶硅被用来保护沟槽底部的厚氧化层，由于高浓度掺杂的多晶硅氧化速度比硅高5倍或者更多，残留的高掺杂多晶硅被全部氧化，成为沟槽底部厚氧化层的一部分，不留任何多晶硅导电层。（2）本专利技术生产工艺和标准CMOS工艺高度兼容；（3）本专利技术薄栅氧化层和多晶硅栅按正常工艺形成；；（4）本专利技术能够降低沟槽型IGBT的栅极-集电极电容Cgc、提高击穿电压，，并提高良品率和器件的长期可靠性；本专利技术适用于降低沟槽型IGBT栅集电容并提高其击穿电压及可靠性。附图说明附图用来提供对本专利技术的进一步理解，并且构成说明书的一部分，与本专利技术的实施例一起用于解释本专利技术，并不构成对本专利技术的限制。在附图中：图1为传统沟槽型IGBT剖面图；图2为现有技术利用光刻胶做掩膜去保护沟槽底部厚氧化层剖面图；图3为现有技术利用多晶硅塞子来降低栅极—漏极电容并增加击穿电压剖面图；图4-图9分别是本专利技术实施例在完成第（1）步-第（6）步后沟槽型IGBT所成状态的局部剖面图；图10是本专利技术实施例最终做成的沟槽型IGBT剖面图。具体实施方式以下结合附图对本专利技术的优选实施例进行说明。应当理解，此处所描述的优选实施例仅用于说明和解释本专利技术，并不用于限定本专利技术。实施例一种降低沟槽型IGBT栅集电容并提高其击穿电压的方法一种降低沟槽型IGBT栅集电容并提高其击穿电压的方法，在沟槽形成（其中沟槽深度是4微米）之后热生长栅氧化层之前进行以下步骤（1）-（6），以在沟槽底部形成厚氧化层，（1）于沟槽侧壁、底部和硅的顶部淀积或者热生长氧化层，如图4所示，氧化层厚度是0.3微米；（2）用掺杂浓度大于1E20/cm3的高掺杂多晶硅充满沟槽，掺杂浓度特意设计为大于1E20/cm3，以使高掺杂多晶硅氧化速度远大于硅衬底，如图5所示；（3）各向异性刻蚀清除第（2）步完成后沟槽表面的高掺杂多晶硅并一直到沟槽底部，残留沟槽深度二十分之一，即0.2微米的厚度高掺杂多晶硅，如图6所示；（4）利用第（3）步完成后残留的高掺杂多晶硅做为掩膜，选择性清除高掺杂多晶硅层以上的沟槽侧壁、硅的顶部的氧化层，如图7所示；（5）如图8所示，氧化所有残留的高掺杂多晶硅使之成为二氧化硅氧化层，由于多晶硅是高掺杂的（大于1E20/cm3），其氧化速度比沟槽侧壁的硅大5倍或者更多，对于未掺杂或者轻度掺杂的多晶硅全部氧化残余部分将会消耗相似厚度的硅，这会改变许多参数，比如沟槽宽度、沟槽角度、沟道掺杂等以致严重影响器件性能，氧化0.2微米高度掺杂多晶硅只会长0.04微米左右的氧化层于沟槽侧壁上，对沟槽几何形状的改变可以忽略不计，（6）各向同性刻蚀第（5）步完成后在沟槽侧壁形成的的氧化层，如果沟槽侧壁只长0.04微米氧化层（在氧化0.2微米多晶硅过程中），刻蚀目标就是0.04微米而不是0.2微米，侧壁上的氧化层同时也是牺牲性氧化层（SAC），清除这层氧化层同时也清除了沟槽等离子刻蚀对硅晶格的破坏；至此在沟槽底部形成了厚氧化层，如图9所示。第（6）步完成之后按照正常工艺步骤，制造沟槽型IGBT的其他部分，需要注意的是：在做基区的时候通过控制扩散时间、离子注入能量和浓度，确保P型基区的底部高于沟槽底部形成的厚氧化层，如图10所示。最后应说明的是：以上所述仅为本专利技术的优选实施例而已，并不用于限制本专利技术，尽管参照前述实施例对本专利技术进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本专利技术的精神和原则之内，所作的任何修改、等同替本文档来自技高网...

【技术保护点】
一种降低沟槽型IGBT栅集电容并提高其击穿电压的方法，其特征在于在沟槽形成之后热生长栅氧化层之前进行以下步骤以在沟槽底部形成厚氧化层：第一步，于沟槽侧壁、底部和硅的顶部淀积或者热生长氧化层，第二步，用掺杂浓度大于1E20/cm3的高掺杂多晶硅充满沟槽，第三步，各向异性刻蚀清除第二步完成后沟槽表面的高掺杂多晶硅并一直到沟槽底部，残留沟槽深度二十分之一厚度的高掺杂多晶硅，第四步，利用第三步完成后残留的高掺杂多晶硅做为掩膜，选择性清除高掺杂多晶硅层以上的沟槽侧壁、硅的顶部的氧化层，第五步，氧化所有残留的高掺杂多晶硅使之成为二氧化硅氧化层，第六步，各向同性刻蚀第五步完成后在沟槽侧壁形成的的氧化层，至在沟槽底部形成了厚氧化层。

【技术特征摘要】
1.一种降低沟槽型IGBT栅集电容并提高其击穿电压的方法，其特征在于在沟槽形成之后热生长栅氧化层之前进行以下步骤以在沟槽底部形成厚氧化层：第一步，于沟槽侧壁、底部和硅的顶部淀积或者热生长氧化层，第二步，用掺杂浓度大于1E20/cm3的高掺杂多晶硅充满沟槽，第三步，各向异性刻蚀清除第二步完成后沟槽表面的高掺杂多晶硅并一直到沟槽底部，残留沟槽深度二十分之一厚度的高掺杂多晶硅，第四步，利用第三步完成后残留的高掺杂多晶硅做为掩膜，选择性清除高掺杂多晶硅层以上的沟槽侧壁、硅的顶部的氧化层，第五步，氧化所有残留的高掺杂多晶硅使之成为二氧化硅氧化层，第六步，各向同性刻蚀第五步完成后在沟槽侧壁形成的...

【专利技术属性】
技术研发人员：步建康，徐朝军，李士垚，
申请(专利权)人：河北昂扬微电子科技有限公司，
类型：发明
国别省市：河北,13