沟槽型双层栅MOS及工艺方法技术

本发明专利技术公开了一种沟槽型双层栅MOS，其栅极沟槽内包含有第一多晶硅及第二多晶硅，形成双层栅，所述第一多晶硅位于沟槽下部，与沟槽之间间隔有介质层，第一多晶硅上方具有热氧化介质层及高密度等离子氧化膜；第二多晶硅位于高密度等离子氧化膜上方的沟槽内，与沟槽之间间隔有栅氧化层；所述第二多晶硅与栅氧化层之间还间隔有接触孔接膜层。本发明专利技术还公开了所述沟槽型双层栅MOS的工艺方法，通过本发明专利技术工艺制备的沟槽型双层栅MOS，解决了源端与漏端之间漏电的问题，提高了器件的击穿电压。

【技术实现步骤摘要】

本专利技术涉及集成电路设计制造领域，特别是指一种沟槽型双层栅M0S的工艺方 法。
技术介绍
沟槽型双层栅M0S器件，为一种常用的功率M0S器件，其制造工艺包含： 在硅衬底上，生长第一氮化膜； 在硅衬底上，进行沟槽刻蚀； 在沟槽内，生长介质层； 在介质层上，生长第一层多晶硅，并对第一层多晶硅进行反刻蚀； 去除第一层多晶硅上方的沟槽侧壁介质层； 在沟槽的底部和侧壁以及硅基板表面淀积第二氮化膜后，刻蚀去除沟槽底部的第 二氮化膜，露出第一层多晶硅； 在第一层多晶硅上，生长热氧介质层； 去除沟槽侧壁的第二氮化膜和硅衬底表面的第一、二氮化膜； 淀积高密度等离子体氧化膜，淀积厚度减薄到原有厚度的1/3 ; 湿法刻蚀上述高密度等离子体氧化膜； 栅极氧化层生长； 第二层多晶娃淀积与反向刻蚀到娃表面； 硬掩膜氧化膜成长以及硬掩膜的刻蚀； 第二层多晶硅第二次刻蚀； 形成体区并推进； 形成源极并推进； 形成接触孔、形成金属层、钝化层。 通过上述工艺形成的沟槽型双层栅M0S器件，其存在击穿电压BV偏低的问题，一 般在硅片边缘保护环区域容易发生IDSS漏电，经显微镜观测发现保护环区域存在异常结， 导致源端与漏端之间漏电。 结合如图1所示的现有的沟槽型双层栅M0S的结构分析问题形成的原因，图中1 是介质层，2是第一多晶硅，3是热氧化介质层，4是高密度等离子体氧化膜，5是栅氧化层， 6是第二多晶硅，由于保护环区域的沟槽内源极多晶硅覆盖到硅表面，且中间没有氧化膜阻 挡，在进行源极推进时，该区域被扩散进了 P型杂质，如图1中的黑色圈注处，形成了异常的 结。
技术实现思路
本专利技术所要解决的技术问题在于提供一种沟槽型双层栅M0S。 本专利技术还要解决的技术问题在于提供所述沟槽型双层栅M0S的工艺方法，避免形 成异常结。 为解决上述问题，本专利技术所述的沟槽型双层栅MOS，其栅极沟槽内包含有第一多晶 硅及第二多晶硅，形成双层栅，所述第一多晶硅位于沟槽下部，与沟槽之间间隔有介质层， 第一多晶硅上方具有热氧化介质层及高密度等离子氧化膜；第二多晶硅位于高密度等离子 氧化膜上方的沟槽内，与沟槽之间间隔有栅氧化层； 所述第二多晶硅与栅氧化层之间还间隔有接触孔接膜层。 为解决上述问题，本专利技术所述的制备沟槽型双层栅MOS的工艺方法，包含如下的 工艺步骤： 第一步，在沟槽内形成第二层多晶硅并刻蚀完成之后，形成体区并推进； 第二步，离子注入形成源区； 第三步，进行接触孔第一接膜层淀积； 第四步，进行源区推进； 第五步，进行接触孔第二接膜层淀积； 第六步，形成接触孔、金属层以及钝化层。 进一步地，所述第二步淀积接触孔第一接膜层的厚度为1100?3000A。 进一步地，所述第五步淀积接触孔第二接膜层之后，接触孔结膜层的总厚度为 6100?80001。 本专利技术所述的沟槽型双层栅MOS，增加了接触孔接膜层，其工艺方法在源极注入形 成之后不立即做推进，而是先做接触孔接膜层淀积，把保护环区沟槽内的源区多晶硅表面 覆盖上氧化膜做隔离，再进行源区的高温推进，这样有氧化膜的隔离，使得源区热推进不会 被扩散进P型杂质而形成异常结，提高了器件的击穿电压。【附图说明】 图1是现有工艺下的器件形成异常结的显微图片。 图2是现有的沟槽型双层栅MOS的剖面结构示意图。 图3是本专利技术工艺形成接触孔第一接膜层的示意图。 图4是本专利技术工艺形成接触孔第二接膜层的示意图。 图5是本专利技术工艺流程图。 附图标记说明 1是介质层，2是第一多晶硅，3是热氧化介质层，4是高密度等离子体氧化膜，5是 栅氧化层，6是第二多晶硅，7是接触孔接膜层。【具体实施方式】 本专利技术所述的沟槽型双层栅MOS，如图4所示，其栅极沟槽内包含有第一多晶硅2 及第二多晶硅6,形成双层栅，所述第一多晶硅2位于沟槽下部，与沟槽之间间隔有介质层 1.第一多晶硅2上方，从下至上依次具有热氧化介质层3及高密度等离子氧化膜4 ;第二多 晶硅6位于高密度等离子氧化膜4上方的沟槽内部，且与沟槽之间间隔有栅氧化层5 ;所述 第二多晶硅6与栅氧化层5之间还间隔有接触孔接膜层7。 本专利技术所述的制备沟槽型双层栅MOS的工艺方法，其前端工艺与传统相同，但是 在源区注入形成之后不立即进行推进，而是先淀积接触孔接膜层之后再进行源区的推进， 这样后续的热推进由于存在接触孔接膜层的阻挡作用而不会导致P型杂质的扩散形成异 常结。具体步骤如下： 第一步，在沟槽内形成第二层多晶硅并刻蚀完成之后，形成体区并推进。 第二步，离子注入形成源极。 第三步，进行接触孔第一接膜层淀积，如图3所示。 第四步，进行源极推进。 第五步，进行接触孔第二接膜层淀积，总的接触孔接膜层厚度为1100?4000A，如 图4所示。结合本实施例，优选地接触孔接膜层总厚度为3000A,这样器件的漏电流最低。 第六步，形成接触孔、金属层以及钝化层。 经过以上工艺制成的沟槽型双层栅MOS，接触孔结膜层分两次形成，源极推进后不 存在异常结，器件的击穿电压得到改善。 以上仅为本专利技术的优选实施例，并不用于限定本专利技术。对于本领域的技术人员来 说，本专利技术可以有各种更改和变化。凡在本专利技术的精神和原则之内，所作的任何修改、等同 替换、改进等，均应包含在本专利技术的保护范围之内。【主权项】1. 一种沟槽型双层栅MOS，其栅极沟槽内包含有第一多晶硅及第二多晶硅，形成双层 栅，所述第一多晶硅位于沟槽下部，与沟槽之间间隔有介质层，第一多晶硅上方具有热氧化 介质层及高密度等离子氧化膜；第二多晶硅位于高密度等离子氧化膜上方的沟槽内，与沟 槽之间间隔有栅氧化层；其特征在于： 所述第二多晶硅与栅氧化层之间还间隔有接触孔接膜层。2. 如权利要求1所述的沟槽型双层栅M0S，其特征在于：所述的接触孔接膜层为氧化 膜。3. 制备如权利要求1所述的沟槽型双层栅MOS的工艺方法，其特征在于：包含如下的 工艺步骤： 第一步，在沟槽内形成第二层多晶硅并刻蚀完成之后，形成体区并推进； 第二步，离子注入形成源极； 第三步，进行接触孔第一接膜层淀积； 第四步，进行源极推进； 第五步，进行接触孔第二接膜层淀积； 第六步，形成接触孔、金属层以及钝化层。4. 如权利要求3所述的沟槽型双层栅MOS的工艺方法，其特征在于：所述第二步淀积 接触孔第一接膜层的厚度为1100?3000A。5. 如权利要求3所述的沟槽型双层栅MOS的工艺方法，其特征在于：所述第五步淀积 接触孔第二接膜层之后，接触孔结膜层的总厚度为6100?8000A。【专利摘要】本专利技术公开了一种沟槽型双层栅MOS，其栅极沟槽内包含有第一多晶硅及第二多晶硅，形成双层栅，所述第一多晶硅位于沟槽下部，与沟槽之间间隔有介质层，第一多晶硅上方具有热氧化介质层及高密度等离子氧化膜；第二多晶硅位于高密度等离子氧化膜上方的沟槽内，与沟槽之间间隔有栅氧化层；所述第二多晶硅与栅氧化层之间还间隔有接触孔接膜层。本专利技术还公开了所述沟槽型双层栅MOS的工艺方法，通过本专利技术工艺制备的沟槽型双层栅MOS，解决了源端与漏端之间漏电的问题，提高了器件的击穿电压。【IPC分类】H01L23-532, H01L21-336, H01L21-768, H01L29-78【公开号】CN104538451【申请号】CN20141本文档来自技高网...

【技术保护点】
一种沟槽型双层栅MOS，其栅极沟槽内包含有第一多晶硅及第二多晶硅，形成双层栅，所述第一多晶硅位于沟槽下部，与沟槽之间间隔有介质层，第一多晶硅上方具有热氧化介质层及高密度等离子氧化膜；第二多晶硅位于高密度等离子氧化膜上方的沟槽内，与沟槽之间间隔有栅氧化层；其特征在于：所述第二多晶硅与栅氧化层之间还间隔有接触孔接膜层。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈晨，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31