在n型的半导体基板(14)的一个主面的表面层设置形成了n+型发射区(19)的p型基区(17)以及未形成n+型发射区(19)的p型浮置区(16)。p型基区(17)和p型浮置区(16)通过沟槽(15)而分离。通过层间绝缘膜(25)覆盖p型浮置区(16)，并且设置连接到p型基区(17)和n+型发射区(19)的发射电极(24)。在沟槽(15)内部，以夹着被绝缘膜(23)包围的空洞(26)的方式沿着沟槽(15)的两个侧壁的区域设置两个分割而成的多晶硅电极(21，22)，多晶硅电极(21，22)分别连接到不同的电极。由此，确保沟槽(15)内部的多晶硅电极(21，22)之间的绝缘并寻求降低应力的同时，能够抑制栅极电容的增加。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及使用于电力转换装置等的沟槽栅MOS型半导体装置及其制造方法，特别是涉及沟槽栅结构的绝缘栅型双极晶体管。
技术介绍
在推进电力转换装置的电力低消耗化的过程中，特别对于起关键作用的功率器件的电力低消耗化有着很大的期待。在该功率器件之中，逐步稳定地使用绝缘栅型双极晶体管(以下称为IGBT:1nsulated Gate Bipolar Transistor)，该绝缘栅型双极晶体管能够通过电导调制效应实现低导通电压，并且容易进行用于电压驱动的栅控制。作为该IGBT的栅结构，已知有平面栅结构和沟槽栅结构。平面栅结构是将沿着晶片表面隔着栅氧化膜形成为平面状的导电性多晶硅电极(以下，有时也简单地记为多晶硅电极)等作为栅电极的结构。沟槽栅结构是将在沟槽内部隔着栅氧化膜所埋设的多晶硅电极等作为栅电极的结构，所述沟槽是从晶片表面起沿深度方向以垂直的方向掘出的结构。具有沟槽栅结构的IGBT(以下称为沟槽栅型IGBT)具有形成沟道的结构，当导通时，该沟道在沿着沟槽侧壁面的P型基区成为电流通路。因此，通过使沟槽间隔变得狭窄等，沟槽栅型IGBT能够较容易地提高沟道密度。沟道的高密度化可以使得导通电压进一步降低，因此近年来应用了沟槽栅结构的IGBT正在增加。为了进一步降低该沟槽栅型IGBT的导通电压，提出了各种改善方法。例如，存在下述专利文献I所记载的注入增强型绝缘栅晶体管(IEGT:Inject1n Enhanced GateBipolar Transistor)。该IEGT被设置为具有在二极管的导通电压附近的限值的特性。该IEGT器件的结构的特征在于，通过用绝缘膜覆盖n+型发射区和P型基区的一部分表面，使得发射电极具有非电连接(接触)的区域(以下称为P型浮置区)。在该IEGT中，在导通时，在相对于发射电极电绝缘的P型浮置区的下侧(漂移层侧)，从集极注入的空穴难以排出到发射电极，因此易于累积。其结果是，IEGT的η型的漂移层的载流子浓度分布变得接近二极管的载流子浓度分布，并且可以比通常的沟槽栅型IGBT的导通电压更低。另一方面，对功率器件而言，除低导通电压以外，还要求高速开关特性，该特性的改善也成为了重要的课题。但是，在沟槽栅型IGBT和IEGT中，为了实现低导通电压，越使沟槽结构实现高密度化，栅极电容就变得越大，具有开关特性变差的问题。即，沟槽栅型IGBT中，必须在导通截止动作时分别使栅极-发射极间电容和栅极-集极间电容进行充放电，因此栅极电容变大，则充放电时间增加而使得开关特性变差。另外，开关特性的变差表示开关损耗的增加。另外，功率器件的总产生损耗是由导通电压所决定的恒定损耗与导通断开动作时产生的开关损耗之和，因此对降低总产生损耗而言，重要的是与导通电压一起降低开关损耗，即还降低栅极电容。但是，在IEGT中，栅极电容大部分为栅极-集极间电容(密勒电容)，因此存在导致导通损耗增大的问题。关于该密勒电容，当通常的沟槽栅型结构的IGBT导通时，如果将栅电压提高，则首先栅极-发射极间电容被充电，接着栅极-集极间电容(密勒电容)被充电。但是，在IEGT中，因为具有P型浮置区部分，因此栅极电容大致为栅极-集极间电容(密勒电容)。关于这种IGBT的开关损耗的降低，公知文献中有以下的文献。图3是示出图4的B1-B2线上的截面结构的主要部分截面图。图4是示出以往的具有P型浮置区的沟槽栅型IGBT的多晶硅栅电极的主要部分平面图。在图3(例如，相当于下述专利文献2的图1)中示出具有用条纹状的平面图案所配置而成的沟槽的以往的η沟道沟槽栅型IGBT 100的主要部分截面结构。在图3中示出的IGBT 100的特征在于具有IEGT结构，该IEGT结构具有:活性区112，该活性区112具有被夹在相邻沟槽110之间的P型基区103和在该P型基区103内选择性地形成的η+型发射区104，P型浮置区111，该P型浮置区111在ρ型基区103内无η +型发射区104。沟槽110具有从该η+型发射区104的表面贯通ρ型基区103而到达η型的漂移层102的深度。在沟槽110内部隔着栅氧化膜105而填充有由多晶硅电极构成的栅电极106 (斜剖线)。通过使层间绝缘膜107覆盖栅电极106的上部，从而相对于进一步覆盖层间绝缘膜107的发射电极108保持绝缘。η型的漂移层102是在ρ +型基板101的正面通过外延生长而形成，在P+型基板101的背面形成集电极109。因此，在ρ型浮置区111的下侧附近，导通时空穴变得难以排出到发射电极108而累积。其结果是，如上所述，η型的漂移层102中的载流子浓度分布变得接近二极管的载流子浓度分布，具有使导通电压降低的效果(例如，参照下述专利文献2。)。作为与该下述专利文献2的结构和与下述专利文献I的结构的共同之处，在下述非专利文献I中公开了在导通特性方面有改善的余地。另外，在下述专利文献3中示出了对下述专利文献I和下述专利文献2中记载的IGBT(IEGT)的导通特性进一步进行改良的结构。图5是以往的沟槽栅型IGBT的主要部分截面图。图5相当于下述专利文献3的图1。S卩，填充在图5的沟槽215内部的多晶硅电极并非是一个，而成为沿着沟槽215侧壁而被沟槽中央部分分割为两个多晶娃电极222a、222b的结构。该分割的多晶硅电极222a、222b之中，仅将具有n+型发射区219和ρ型基区217的一侧(活性区210侧)的分割多晶硅电极222a作为有效的栅电极，ρ型浮置区220侧的分割多晶硅电极222b并不连接到栅电极而成为连接到发射电极224的结构。而且，在下述专利文献3中，还公开了关于分割这种多晶硅电极的方法。S卩，首先，形成厚度为不完全填充沟槽215内的程度的多晶硅电极。在残留了基板表面的多晶硅电极的状态下，将氧化膜用作掩膜而对沟槽底部的多晶硅电极进行蚀刻，形成在两侧壁分离的分割多晶硅电极222a、222b。而且，该方法用硅氧化膜223等填充沟槽215内的分割多晶硅电极222a、222b之间而形成使两侧壁的分割多晶硅电极222a、222b相互绝缘的结构之后，形成基板表面的多晶硅电极的引线部。符号212为集电极，213为集极层，214为漂移层，216为栅氧化膜，225为层间绝缘膜。另外还记载有这样的结构，S卩，为了形成可靠性高的沟槽栅结构的半导体装置，埋设到沟槽的栅电极具有被底部的栅绝缘膜、上部的层间绝缘膜、两侧壁被电极膜包围而成的空洞(例如，参照下述专利文献4。)。现有技术文献专利文献专利文献1:日本特开平5-243561号公报(图101)专利文献2:日本特开2001-308327号公报(图1)专利文献3:美国专利第6815769号说明书(图1)专利文献4:日本特开2005-243932号公报(图1、第0012段)非专利文献非专利文献1:M.Yamaguchi 等，“ IEGT Design Criter1n for Reducing EMINoise，，，在 Proc.1SPSD? 2004，第 115-118 页，2004(摘要)。
技术实现思路
技术问题如上述的专利文献3的记载，在沟槽215内形成分割多晶硅电极222a、222b的方法中，示出了在分割多晶硅电极222a、222b之间填充用于绝缘的硅氧化膜223本文档来自技高网...
【技术保护点】
一种沟槽栅MOS型半导体装置，其特征在于，具有：第二导电型浮置区，被配置在成为漂移层的第一导电型半导体基板的一个主面的表层，多个沟槽，从所述第一导电型半导体基板的表面达到预定的深度，第二导电型基区，形成于被夹在配置为平行图案的多个所述沟槽之间的所述第一导电型半导体基板的表层，通过所述沟槽而与所述第二导电型浮置区分离，第一导电型发射区，形成在所述第二导电型基区的表层，沿着所述沟槽与所述沟槽接触，以及发射电极，与所述第二导电型基区和所述第一导电型发射区接触，并且隔着层间绝缘膜而覆盖所述第二导电型浮置区；在所述沟槽的内部具有导电性多晶硅第一电极和导电性多晶硅第二电极，该导电性多晶硅第一电极和导电性多晶硅第二电极夹着被绝缘膜包围的空洞并沿着所述沟槽的两个侧壁彼此分离而形成，所述导电性多晶硅第一电极和所述导电性多晶硅第二电极分别连接到不同的电极。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：小川惠理，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本;JP
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