半导体器件及其制造方法技术

本发明专利技术提供一种能减小因应力迁移造成的导通通路处断线不良的发生率的半导体器件及其制造方法。这种半导体器件具有多层配线结构，包括第１配线层（１３）、配置在该第１配线层（１３）上的层间绝缘膜（１４）、填埋在该层间绝缘膜（１４）中的第１通路孔内并下端与第１配线层（１３）相接的导通通路（３１）、填埋在层间绝缘膜（１４）中第２通路孔内，下端连接第１配线层（１３），上端呈电气断开状态的替代通路（３２）、以及配置在层间绝缘膜（１４）的表面附近，并与导通通路（３１）的上端连接的第２配线层（１５）。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术有关半导体器件，尤其是涉及具有多层配线结构的。
技术介绍
由于半导体器件的高度集成化、高速化，所以多层配线的研发工作在不断推进。出于电阻低、电流密度高、可靠性好等方面的考虑使用额定电流密度大，熔点高的铜配线，替代以往使用的铝配线。可是，在使用铜配线的半导体器件中由于应力迁移造成配线电阻增加、断线等问题。应力迁移是一种由于金属配线和其周围绝缘膜间热膨胀系数之差的原因使应力作用在金属配线上，为了缓和该应力，金属配线中的金属原子移动的现象。图1及图2中表示用铜膜形成第1配线层13及第2配线层15，用铜膜填入导通通路31的半导体器件。图1为俯视图，没有表示第2层间绝缘膜14，透过第2配线层15表示导通通路31。在以后的俯视图中都一样表示。还有，在图1中，还透过第2配线层15表示由于应力迁移产生的空隙(boido)39。图2为将图1沿第1配线层13的方向切断的断面图。在图1及图2示出的半导体器件中，特别是在导通通路31和第1配线层13的接合部的第1配线层13的上部由于应力迁移产生空隙39。可以认为该现象是由于在通路形成及配线形成过程中，导通通路31和第1配线层13的接合部上曾承受本文档来自技高网...

【技术保护点】
一种半导体器件，具有多层内部连接结构，其特征在于，包括第１配线层、配置在该第１配线层上的层间绝缘膜、填埋在该层间绝缘膜中，下端接所述第１配线层的导通通路、填埋在所述层间绝缘膜中，下端连接所述第１配线层，上端呈电气断路状态的替代通路、以及配置在所述层间绝缘膜的表面附近，与所述导通通路上端连接的第２配线层。

【技术特征摘要】
JP 2003-11-7 2003-3784231.一种半导体器件，具有多层内部连接结构，其特征在于，包括第1配线层、配置在该第1配线层上的层间绝缘膜、填埋在该层间绝缘膜中，下端接所述第1配线层的导通通路、填埋在所述层间绝缘膜中，下端连接所述第1配线层，上端呈电气断路状态的替代通路、以及配置在所述层间绝缘膜的表面附近，与所述导通通路上端连接的第2配线层。2.如权利要求1所述的半导体器件，其特征在于，所述导通通路的下端与所述第1配线层的接合面的面积，比所述替代通路的下端与所述第1配线层的接合面的面积大。3.如权利要求1所述的半导体器件，其特征在于，所述替代通路连接于与所述第2配线层相同膜厚的孤立图形上。4.如权利要求1所述的半导体器件，其特征在于，所述导通通路与所述替代通路的间隔为10μm以下。5.如权利要求1所述的半导体器件，其特征在于，在由沿一定方向平行延伸的多个假想的第1线组和在与该多个第1线组交叉的其它方向上平行延伸的多个假想的第2线组组成的网格中，所述第1配线层沿所述第1线组分布，所述第2配线层沿所述第2线组分布，所述导通通路及所述替代通路分别配置在所述网格的交点位置上。6.如权利要求5所述的半导体器件，其特征在于，所述第1线组和所述第2线组分别将最小设计规定作为间距周期配置，所述导通通路和所述替代通路的间隔为所述最小设计规定的两倍长度。7.如权利要求5所述的半导体器件，其特征在于，所述第1线组及所述第2线组分别将最小设计规定作为间距周期配置，所述导通通路的中心和所述替代通路的中心的间隔为所述最小设计规定的两倍长度。8.如权利要求1所述的半导体器件，其特征在于，所述第2配线层为填埋在设于所述层间绝缘膜的表面上的波形花纹沟内的金属配线。9.如权利要求1所述的半导体器件，其特征在于，所述第1配线层、所述第2配线层、所述导通通路、以及所述替代通路分别由以铜为主要成分的金属构成。10.一种半导体器件，具有多层内部连接的结构，其特征在于，包括第1配线层、配置在该第1配线层上的层间绝缘膜、填埋在该层间绝缘膜中，下端连接所述第1配线层的导通能路、填埋在所述层间绝缘膜中的替代通路、以及配置在所述层间绝缘膜的表面附近，分别与所述导通通路上端及所述替代通路的上端连接的第2配线层，所述导通通路的下端与所述第1配线层的接合面的面...

【专利技术属性】
技术研发人员：藤卷刚，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[]