半导体装置及其制造方法制造方法及图纸

本发明专利技术提供半导体装置及其制造方法，当例如用铜或铜合金作为形成配线层的导体膜进行多层配线化时，能够进一步提高这些配线的可靠性。具有埋设在槽沟（３ａ）中的导体膜（５），是在其上面在与阻挡层金属膜（４）接触的部分，与第二层间绝缘膜（３）的上面比较处于更下方位置的状态中形成的构造。此外，在其制造之际，在用ＣＭＰ进行研磨处理后，在非氮化性环境中进行等离子体处理，在第二层间绝缘膜（３）的上层部分和导体膜（５）的上层部分形成损伤层。而且，通过蚀刻除去该损伤层的一部分。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及，特别是涉及埋入由铜构成的导体膜形成配线的。
技术介绍
如众所周知的那样，近年来，伴随着半导体集成电路设计尺度的缩小，作为同一半导体集成电路的配线延迟的影响变得越来越显著。这种配线延迟也称为RC延迟，能够通过减少配线电阻(R)和配线间电容(C)的乘积来抑制该延迟的程度。因此至今，为了达到抑制这种延迟的目的，例如专利文献1中记载的那样，也已经提出了作为配线材料用电阻比铝(Al)低的铜(Cu)，或作为层间绝缘膜材料用介电常数比氧化硅(比介电常数4)低的低介电常数材料(Low-k材料)的半导体装置等的提案。此外通常，用众所周知的单崁刻法或双崁刻法形成这种半导体装置。下面，我们参照图14简单地说明这种半导体装置构造的一个例子。这种半导体装置，如同图14所示，是通过顺次地叠层例如在由硅等构成的基板(图中未画出)上形成的绝缘膜21、例如由氮化硅(SiN)等构成的第一层间绝缘膜22、和例如由MSQ(Methyl Silsesquioxane)等的低介电常数材料构成的第二层间绝缘膜23来形成的。此外，在上述绝缘膜21中，形成连接孔21a，在该连接孔21a内设置例如由铜构成的连接孔本文档来自技高网...

【技术保护点】
一种半导体装置，包括具有槽沟的绝缘膜、在所述槽沟的内壁面上形成的阻挡层金属膜、和通过该阻挡层金属膜埋设在所述槽沟中而形成的导体膜，其特征在于：所述导体膜形成为其上面至少在与所述阻挡层金属膜的接触部，位于比该阻挡层金属膜的上端更靠下方 的位置。

【技术特征摘要】
JP 2003-9-30 2003-341597;JP 2004-9-7 2004-2593571.一种半导体装置，包括具有槽沟的绝缘膜、在所述槽沟的内壁面上形成的阻挡层金属膜、和通过该阻挡层金属膜埋设在所述槽沟中而形成的导体膜，其特征在于所述导体膜形成为其上面至少在与所述阻挡层金属膜的接触部，位于比该阻挡层金属膜的上端更靠下方的位置。2.根据权利要求1所述的半导体装置，其特征在于所述导体膜形成为其上面至少在与所述阻挡层金属膜的接触部，位于比所述绝缘膜的上面更靠下方的位置。3.根据权利要求1或2所述的半导体装置，其特征在于所述绝缘膜形成为其上面至少在与所述阻挡层金属膜的接触部，位于比该阻挡层金属膜的上端更靠下方的位置。4.根据权利要求1或2所述的半导体装置，其特征在于所述导体膜形成为其上面具有越接近与所述阻挡层金属膜的接触部越是低下的大致园弧形状的截面。5.根据权利要求1或2所述的半导体装置，其特征在于在所述绝缘膜的上层部分中存在着其组成发生了变化的层。6.根据权利要求1或2所述的半导体装置，其特征在于所述绝缘膜是介电常数比氧化硅低的低介电常数材料。7.根据权利要求6所述的半导体装置，其特征在于所述低介电常数材料是从由含有甲基的氧化硅、苯并环丁烯(BCB)、氟氧化硅(SiOF)、HSQ(Hydrogen Silsesqu...

【专利技术属性】
技术研发人员：成濑阳子，松原直辉，藤田和范，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]