隔离半导体元件的方法技术

本发明专利技术公开一种隔离半导体元件的方法。所述方法包括以下步骤：形成一个半成品的基片，所述基片设有一沟槽和一带有图案的垫氮化层；在所述沟槽的至少一部分上形成一个第一氧化层；在所述第一氧化层和所述带有图案的垫氮化层上形成一个第二氧化层；在所述第二氧化层上形成一个氮化层；在所述第二氧化层上形成一个隔离氧化层；和对所述隔离氧化层进行蚀刻，其中，所述第二氧化层用作所述氮化层的蚀刻终止。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体元件，更具体地，涉及一种使用浅沟隔离(STI)。
技术介绍
众所周知，在半导体集成电路的制造中，已使用元件隔离技术对晶体管和电容器之类的单独元件进行电绝缘。在各种元件隔离方法中，局部硅氧化(LOCOS)方法和浅沟隔离(STI)方法得到普遍应用。LOCOS方法在硅基片的活性区形成一个氮化物层掩模图案，并且使用掩模图案作为掩模来热氧化硅基片。然而，然而LOCOS方法具有这样的缺点氧化层形成在一个宽阔的区域，并且在氧化层和硅基片之间的交界面出现鸟嘴侵蚀现象。因此，在高度集成的元件中，应用该方法受到限制。因为STI方法通过在基片上形成一条浅沟，然后把氧化层埋入到所述沟中而形成元件隔离区域，所以，该限制使得STI方法在高度集成的元件中得到广泛的应用。图1A至1C是说明采用传统的STI方法的截面图。参见图1A，垫氧化层11和垫氮化层12沉积在诸如硅材料制成的基片10上。垫氧化层11和垫氮化层12通过使用元件隔离掩模进行蚀刻而形成图案。从这个蚀刻工艺开始，基片10上暴露出一元件隔离区域。在此，垫氧化层11用作缓冲层，以阻隔由基片10和垫氮化层12间的直接接触所产生的应力。垫本文档来自技高网...

【技术保护点】
一种隔离半导体元件的方法，其包括以下步骤：形成一个半成品的基片，所述基片上设有一沟槽和一带有图案的垫氮化层；在所述沟槽的至少一部分上形成一个第一氧化层；在所述第一氧化层和所述带有图案的垫氮化层上形成一个第二氧化层；在所述第二氧化层上形成一个氮化层；在所述第二氧化层上形成一个隔离氧化层；和对所述隔离氧化层进行蚀刻，其中，所述第二氧化层用作所述氮化层的蚀刻终止。

【技术特征摘要】
KR 2003-11-24 10-2003-00835791.一种隔离半导体元件的方法，其包括以下步骤形成一个半成品的基片，所述基片上设有一沟槽和一带有图案的垫氮化层；在所述沟槽的至少一部分上形成一个第一氧化层；在所述第一氧化层和所述带有图案的垫氮化层上形成一个第二氧化层；在所述第二氧化层上形成一个氮化层；在所述第二氧化层上形成一个隔离氧化层；和对所述隔离氧化层进行蚀刻，其中，所述第二氧化层用作所述氮化层的蚀刻终止。2.如权利要求1所述的方法，其特征在于所述第二氧化层形成在所述第一氧化层上，并位于所述带有图案的垫氮化层的侧壁和所述氮化层之间。3.如权利要求1所述的方法，其特征在于所述第二氧化层是采用化学气相沉积(CVD)方法形成的。4.如权利要求1所述的方法，其特征在于所述第一氧化层是采用高温氧化方法和快速热氧化方法两种方法中的一种形成的。5.如权利要求4所述的方法，其特征在于所述第一氧化层具有可确保界面特性的最小厚度。6.如权利要求4所述的方法，其特征在于在所述高温氧化工艺的开始阶段采用氯化物气体，最小化所述基片和所述第一氧化层之间交界处的界面陷阱。7.如权利要求4所述的方法，其特征在于所述第一氧化层的厚度在大约10埃至大约40埃的范围内。8.如权利要求4所述的方法，其特征在于所述第二氧化层的厚度在大约10埃至大约100埃的范围内。9.如权利要求4所述的方法，其特征在于所述氮化层的厚度在大约30埃至大约70埃的范围内。10.如权利要求1所述的方法，其特征在于所述第二氧化层是采用沉积工艺形成的，包括所述第一氧化层和所述第二氧化层的氧化层具有均匀一致的厚度。11.如权利要求1所述的方法，其特征在于进一步包括一个位于作为缓冲层的所述垫氮化层下方的垫氧化层。12.一种隔离半导体元件的方法，其包括以下的步骤在一基片上形成一沟槽；除所述沟槽之外，在所述基片的顶面形成一个带有图案的垫氮化层；在所述沟槽上形成一个第...

【专利技术属性】
技术研发人员：林载圻，孙容宣，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]