在半导体器件中形成接触的方法技术

本发明专利技术揭示一种在半导体器件中形成接触的方法，包括下列步骤：在基板上形成位线；在包括该位线与该基板的基板结构上形成由高密度等离子体（ＨＤＰ）氧化物制造的氧化物层；在所述氧化物层上形成硬掩模；以及执行蚀刻制程，用以形成储存节点接触，其中该蚀刻制程在位线、该氧化物层与该硬掩模形成预定厚度与预定张应力后被执行，使得该位线、该氧化物层与该硬掩模层的总压应力值少于举升现象的临界值。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种制造半导体器件的方法。且具体而言，涉及一种，其能够避免由用于形成储存节点接触的层间压应力差异所引起的举升(lifting)现象。
技术介绍
一般来说，当半导体器件已经高度地集成化时，图形之间的距离与光致抗蚀剂厚度也越来越小。此种光致抗蚀剂的厚度之减少削弱了作为当氧化物层或其它类型的层被蚀刻在形成具有高纵横比的接触孔或自我对准的接触孔的期间内使用的掩模的光阻的功能。为了解决这种削减光致抗蚀剂功能的问题，有必要去形成一种硬掩模，其能够提供对于氧化物层或其它类型的层具有高蚀刻选择性的光致抗蚀剂。在此时，假如硬掩模通过使用氮化硅而形成，当氮化硅层通过应用一使用炉子之低压化学汽相沉积(LP-CVD)方法被沉积时，包含较少氢容量的氮化硅层具有比硅高的热膨胀系数。因此，在氮化硅层在高温被沉积，然后被冷却于室温之后，该氮化硅具有一相对于包括硅基版的底部层的高张应力。因此，于用以形成栅电极结构之蚀刻制程或后热制程之后，栅电极结构变的向上举升或栅电极结构的中间部分变的破碎。当具有比硅高的张应力的金属硅化物被用作下电极材料时或当一热制程被执行在比起在氮化硅层中高的沉积温度时，这些不正本文档来自技高网...

【技术保护点】
一种在半导体器件中形成接触的方法，包括下列步骤：在基板上形成位线；在包括所述位线与所述基板的基板结构上形成由高密度等离子体（ＨＤＰ）氧化物制成的氧化物层；在所述氧化物层上形成一硬掩模；以及执行一蚀刻制程，用以 形成一储存节点接触，其中该蚀刻制程在该位线、该氧化物层与该硬掩模被形成具有预定厚度与预定张应力后被执行，使得该位线、该氧化物层与该硬掩模层的总压应力值小于举升现象的临界值。

【技术特征摘要】
KR 2004-1-13 10-2004-00023051.一种在半导体器件中形成接触的方法，包括下列步骤在基板上形成位线；在包括所述位线与所述基板的基板结构上形成由高密度等离子体(HDP)氧化物制成的氧化物层；在所述氧化物层上形成一硬掩模；以及执行一蚀刻制程，用以形成一储存节点接触，其中该蚀刻制程在该位线、该氧化物层与该硬掩模被形成具有预定厚度与预定张应力后被执行，使得该位线、该氧化物层与该硬掩模层的总压应力值小于举升现象的临界值。2.根据权利要求1的方法，其中，通过使用钨所形成所述位线。3.根据权利要求2的方法，其中，所述位线的厚度范围为从约300至约1000。4.根据权利要求1的方法，其中，所述形成所述位线的步骤还包括使用Ti与TiN形成一阻挡金属层，直到该阻挡金属层的厚度范围为从约100至约1000的步骤。5.根据权利要求1的方法，其中，通过执行一蚀刻制程形成所述位线，所述蚀刻制程使用SF6，BCl3，N2与Cl2的蚀刻气体，在范围约从20mTorr至约70mTorr的压力下以及范围约从300W至约1000W的功率下进行。6.根据权利要求1的方法，进一步包括步骤形成一氮化层，用以在位线上形成位线硬掩模；以及图案化该氮化物层。7.根据权利要求6的方法，其中，所述氮化物层的厚度范围约为从2000至4000。8.根据权利要求6的方法，其中，所述氮化物层通过使用CF4，CH...

【专利技术属性】
技术研发人员：黄昌渊，崔奉浩，金正根，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]