缩小集成电路的接触部尺寸以制造多阶层接触的方法技术

一种用于形成集成电路的方法（６００），包括在第一半导体基板（２０２）的半导体装置（３１７）上于介电材料（３２２）中蚀刻第一开口（２２８）（３３８）（４０２）至第一深度并且在该第一半导体基板（２０２）上于该介电材料（３２２）中蚀刻第二开口（２３０）（３４０）（４０４）至第二深度。由于蚀刻滞缓之故，在约相同的时间中分别蚀刻该不同大小的第一及第二开口（２２８）（３３８）（４０２）（２３０）（３４０）（４０４）至该第一及第二深度，而该第一及第二开口（２２８）（３３８）（４０２）（２３０）（３４０）（４０４）系填充有导电材料。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术有关一种集成电路，尤指一种在介电层之下形成下伸至作用区域的接点。
技术介绍
在诸如计算机、收音机、电视、手机等大多数电子装置中系使用集成电路，这些集成电路的核心为半导体装置，而该半导体装置可为晶体管、二极管、电容器等等。该半导体装置通常形成于半导体基板上并且由绝缘或介电材料所覆盖。举例来说，晶体管系藉由在该半导体基板中间隔植入源极/漏极区域并且在该半导体基板上的源极/漏极区域间的空隙中形成控制栅极而形成者。接着在该晶体管之上沉积介电。由于在该源极/漏极区域以及控制栅极之间必须有电性连接，因此必须形成贯穿该介电层至该控制栅极顶端以及该半导体基板表面的金属接触部，由于该控制栅极顶端以及该半导体基板表面的系位于该介电层的不同阶层上，该等接触部系归类为多阶层(multi-level)接触，并尤以两阶层接触者为较佳。当电子工业追求在单一集成电路上越来越多数量的半导体装置时，制造者亦追求藉由降低装置几何线条或特征尺寸的较佳方法以缩小该等装置。用于缩小装置几何线条的一种新的技术系称为”绝缘体上硅(silicon-on-insulator)”或SOI技术。SOI技术系关于在半导体材料的膜层上形成半导体装置的处理，该半导体材料的膜层则系为覆盖于半导体基板中的绝缘层。在一般的实施例中，SOI结构为硅的单一作用层，而硅的单一作用层则层叠(overlie)在基板硅中的二氧化硅绝缘体的膜层之上。在该SOI技术中，该基板硅需要有额外的接触部，而该基板硅系位于该控制栅极顶端以及该硅作用层表面之下的阶层(level)上。因此，SOI技术需要多阶层接触，此多阶层接触为三阶层接触。当于SOI技术中形成多阶层接触时，系于图案化有相同直径的接触孔中应用蚀刻制程。贯穿该介电层的蚀刻早在到达该作用硅之前并且更早于到达该更深的基板硅之前便先蚀刻最浅层或该栅极的顶端。由于蚀刻制程期间必须有效方能到达最深的阶层，因此在该最浅层上造成明显的过度蚀刻(over-etch)。为了降低过度蚀刻，在该栅极、源极/漏极区域、以及该基板硅之上设有垫层(underlayer)或蚀刻停止层。该垫层可为蚀刻停止介电层或门极材料(硅/金属)及基板硅(作用及/或SOI基板)的其中一者。然而，该垫层对蚀刻的免疫性或选择性系受限制的。结果，在长期的过度蚀刻期间系移除了该垫层的相当大的部份。而该垫层的所需厚度系由最大过度蚀刻以及该垫层的蚀刻速率所决定，该垫层的所需厚度系与选择性有关。多阶层接触比单阶层接触需要更多的过度蚀刻。可惜的是，任何垫层的厚度系为几何线条的考量所限制。这种限制对具有高栅极密度的CMOS技术而言尤为真实。因为作用硅的接触部通常系制成于两栅极之间，该垫层的厚度必须小于栅极侧壁间隔件间的空隙的一半，其中该栅极侧壁间隔件系围绕该栅极将形成该接触部之处。若该垫层的厚度系大于该空隙的一半，则该两栅极的垫层部份将”合并”以及形成厚度增加的垫层，因而导致无法进行适当蚀刻。同时，可惜的是，若对既定的垫层厚度的蚀刻要求系超过几何线条考量所允许的最大垫层厚度，则将无法以单一蚀刻制程形成多阶层接触。这将需要对不同的阶层接触进行多次蚀刻以及个别图案化。举例来说，当需要两个个别的图案化步骤时，必须要屏蔽住浅的接触部、进行蚀刻、屏蔽住深的接触部、以及进行蚀刻。这将增加制程复杂性以及成本。当想要使用最大厚度的垫层以便以宽裕的制程极限进行蚀刻时，则此将造成问题。该垫层通常使用诸如氮化硅以及氧氮化硅(siliconoxynitride)的材料，而该垫层具有比前金属(pre-metal)介电层更高的介电常数。此将造成在诸如栅极对接触部(gate-to-contact)、栅极边缘(gate-flinging)、以与门极对第一金属(gate-to-first metal)等区域的寄生电容增加。在某些SOI技术中，并未使用垫层。于这些情况中，在多阶层接触蚀刻系在该作用硅上造成明显的过度蚀刻，尤其是蚀刻至该基板硅的期间。由于对硅的选择性受限，这将造成蚀刻到该作用硅的情况。必须精确控制蚀刻方可避免该源极/漏极区域短路，而这将需要更多的制程控制并且将增加成本。SOI技术提供改善装置的隔离作用、降低区域及寄生电容、低功率且增进效能的承诺，但却无法避免为实现这些保证所造成的承诺。长久以来，一直追求能对这些为习知该项技艺者所逃避的问题提出解决的方案。
技术实现思路
本专利技术提供一种用于形成集成电路的方法，该方法包括在半导体装置上的第一半导体基板上的介电材料中蚀刻第一开口至第一深度以及在该第一半导体基板上的介电材料中蚀刻第二开口至第二深度。由于蚀刻滞缓(etch lag)之故，于大约相同时间中分别蚀刻该第一以及第二开口的大小不同至该第一以及第二深度。该第一以及第二开口系填充有导电材料。此方法得改善装置的隔离作用、降低区域及寄生电容、低功率需求、且能以较少的制程控制要求增进效能以及降低制造成本。本专利技术的某些实施例中具有前述实施例中额外或适当的其它优点，对熟习该项技艺者而言，这些优点将于以所附图式配合阅读下列详细叙述后得以更为明显易懂。附图说明第1图为具有可蚀刻材料的纵横比相依性蚀刻用的校准结构；第2图为根据本专利技术的两阶层蚀刻的接触部结构的示意图；第3图为根据本专利技术的三阶层蚀刻的接触部结构的示意图；第4图为根据本专利技术的三阶层蚀刻的接触部结构另一实施例的示意图；第5图为根据本专利技术所完成的三阶层蚀刻的接触部结构的示意图；以及第6图表示根据本专利技术的用于形成集成电路的流程图。具体实施例方式在阅读该多阶层接触问题的期间，本专利技术发现可使用在该接触蚀刻制程中不想要的现象而受益。该称为纵横比(深度与宽度的比值)相依性蚀刻“(aspect-ratiodependent etching，ARDE)”的现象造成在光阻中不同的尺寸特征，而于介电层中以不同速率进行蚀刻。在某些处理条件下，具有较小开口的特征将比具有较大开口的特征蚀刻较慢，而在其它处理条件下，较大开口将比具有较小开口的特征蚀刻较慢。举例来说，当在电桨蚀刻机(plasma reactor)中使用反应离子蚀刻(reactive ion etch，RIE)以进行电浆干蚀刻时，将造成习知如“反应离子蚀刻滞缓(RIE lag)”或蚀刻滞缓的现象，尤其是特征尺寸(在光阻中的开口)在0.25 以下时。以反应离子蚀刻滞缓来说，具有越小开口的特征于介电材料中的蚀刻将比在具有较大开口的特征为慢。因为每一蚀刻步骤通常欲蚀刻至单一深度而不考虑特征尺寸，故而此种情况是不想要的。近来，熟习该项技艺者教示应藉由将反应离子蚀刻滞缓最小化，以将蚀刻制程最佳化。当电浆干蚀刻制程最佳化以将反应离子蚀刻滞缓最小化时，通常会有一些得失互补(trade-off)产生，而这些互补的缺失可为例如产生较低的选择性以蚀刻停止层。在此所使用的“水平”的字眼系定义为平行于基板或晶圆的习知平面或表面的平面，而不考虑其定位(orientation)。“垂直”的字眼则系指垂直于刚才所定义的水平的方向。诸如“在…上(on)”、”在…上面(above)”、“侧边(如在侧壁)”、“较高”、“较低”、“在正上方(over)”、”在…下方(under)”、“浅的”、以及“深的”等字眼，系以相对于该水平面而定义者。在此所使用的“处理(p本文档来自技高网...

【技术保护点】
一种用于形成集成电路的方法（６００），包括：　　　　在第一半导体基板（２０２）的半导体装置（２１３）（３１７）上于介电材料（２１６）（３２２）中蚀刻第一开口（２２８）（３３８）（４０２）至第一深度；　　　　在该第一半导体基板（２０２）上于该介电材料（２１６）（３２２）中蚀刻第二开口（２３０）（３４０）（４０４）至第二深度，由于蚀刻滞缓之故，在约相同的时间中分别蚀刻该不同大小的第一及第二开口（２２８）（３３８）（４０２）（２３０）（３４０）（４０４）至该第一及第二深度；以及　　　　填充导电材料于该第一及第二开口（２２８）（３３８）（４０２）（２３０）（３４０）（４０４）中。

【技术特征摘要】
【国外来华专利技术】US 2002-8-2 10/210,9951.一种用于形成集成电路的方法(600)，包括在第一半导体基板(202)的半导体装置(213)(317)上于介电材料(216)(322)中蚀刻第一开口(228)(338)(402)至第一深度；在该第一半导体基板(202)上于该介电材料(216)(322)中蚀刻第二开口(230)(340)(404)至第二深度，由于蚀刻滞缓之故，在约相同的时间中分别蚀刻该不同大小的第一及第二开口(228)(338)(402)(230)(340)(404)至该第一及第二深度；以及填充导电材料于该第一及第二开口(228)(338)(402)(230)(340)(404)中。2.如权利要求1所述的方法(600)，还包括于该第一半导体基板(202)以及该半导体装置(213)(317)之上沉积垫层(214)(320)；其中，该第一及第二开口(228)(338)(402)(230)(340)(404)的蚀刻系蚀刻至该垫层(214)(320)。3.如权利要求1所述的方法(600)，还包括以该第二开口(230)(340)(404)的蚀刻滞缓至该第一开口(228)(338)(402)的蚀刻滞缓的关系为非线性的方式，以该第一开口(228)(338)(402)的尺寸定该第二开口(230)(340)(404)尺寸。4.如权利要求1所述的方法(600)，还包括决定多个开口的蚀刻滞缓，藉由在该介电材料中蚀刻多个开口，该介电材料(102)包括与该第一开口(228)(338)(402)相同大小的校准开口(118)；测量由蚀刻该多个开口所产生的多个深度；以及计算多个蚀刻滞缓，其中多个蚀刻滞缓系等于1减去校准开口(118)深度除以该多个深度的比值，以及决定最佳蚀刻滞缓，藉由计算与1减去该第一深度除以该第二深度的比值；以及基于具有最接近最佳蚀刻滞缓的蚀刻滞缓的开口大小的尺寸定该第二开口(230)(340)(404)大小。5.如权利要求1所述的方法(600)，还包括在该第一半导体基板(306)之下而于第二半导体基板(202)(302)(306)(202)(302)(306)之上的介电材料(322)中蚀刻第三开口(342)(406)至第三深度(128)(128)，在约相同的时间中分别蚀刻该不同大小的第一、第二、及第三开口至该第一、第二、及第三深度(128)(128)；以及填充导电材料至该第三开口(342)(406)。6.如权利要求5所述的方法(600)，还包括以该第三开口(342)(406)的...

【专利技术属性】
技术研发人员：K黑力格，M阿姆尼普，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]