半导体装置及其形成方法制造方法及图纸

本发明专利技术揭示一种半导体装置及其形成方法，该半导体装置具有一基底，其表层具有〈１００〉的结晶方向。借由硅化的源／漏极区、张力层、浅沟槽隔离结构、层间介电质等，施加用以增进ＮＭＯＳ场效晶体管效能的张应力。本发明专利技术有效的改善了晶体管的效能。

【技术实现步骤摘要】

本专利技术是关于半导体装置，特别是关于一种互补式场效晶体管(complementary field-effect transistors)及其制造方法。
技术介绍
金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effect transistors；MOSFET)的尺寸缩减，包含栅极长度与栅氧化物的尺寸缩减，促使在过去数十年间集成电路每单位元件的速度、效能、密度及成本的改善。为了更加强化晶体管的效能，可使其沟道区发生应变而改善载流子(carrier)的迁移率(mobility)。一般而言，较好为沿NMOS(N型金属氧化物半导体)晶体管的源极-漏极的方向在其N型沟道区施加张应力、与沿PMOS(P型金属氧化物半导体)晶体管的源极-漏极的方向在其P型沟道区施加压应力。以下，兹列出相关于使晶体管沟道区发生应变的几项现有技术。J.Welser等人在一九九二年十二月于旧金山所举行的“International Electron Devices Meeting”，其出版品中第1000～1002页，所发表名为“NMOS and PMOS TransistorsFabricated in Strained Silicon/Relaxed Silicon-GermaniumStructures”的文献中，揭露在沟道区下方提供一松弛的(relaxed)硅锗(silicon germanium)缓冲层。上述松弛的硅锗层的晶格常数大于松弛的硅，而使形成于其上的晶格呈现在水平方向拉长的状态，亦即使其受到双轴向的(biaxial)拉伸应变。因此，形成于外延(epitaxial)应变硅层的晶体管，其沟道区是处于双轴向拉伸应变的状态。在此方法中，上述松弛的硅锗缓冲层可视为应力源(stressor)而在沟道区造成应变。在此文献中，应力源是设于晶体管沟道区的下方。由于须要成长微米尺度的松弛硅锗缓冲层，上述方法的成本相当昂贵，再加上述松弛的硅锗缓冲层内存在为数众多的错位(dislocation)，且其中部分错位会延伸至上述应变硅层中，而导致基底具有很高的缺陷密度。因此，上述方法在应用上受到成本及基底材料性质的限制。在另一方法中，是在晶体管形成之后才使其沟道区发生应变。在此方法中，是于已完成的晶体管结构(形成于硅基底中)上形成一高应力薄膜。上述高应力薄膜或应力源是改善沟道区中硅晶格的间隔，而对上述沟道区造成显著的影响，而使上述沟道区发生应变。在此方法中，应力源是置于已完成的晶体管结构上。此方法是由A.Shimizu等人，发表于“the Digest of Technical Papersof the 2001 International Electron Device Meeting”的出版品第433～436页，其标题为“Local mechanical stress control(LMC)a new technique for CMOS performance enhancement”。由上述高应力薄膜所造成应变，据信在本质上为平行于源极-漏极方向的单轴向(uniaxial)应变。然而，单轴向的拉伸应变会降低空穴迁移率，而单轴向的压应变会降低电子的迁移率。可使用锗离子植入而选择性地造成应变松弛，而避免空穴或电子的迁移率的降低，但是因为N型沟道的晶体管与P型沟道的晶体管相当靠近而使其难以达成。因此，需要一有效且省钱的方法来引发应变，从而改善晶体管的效能。
技术实现思路
本专利技术是提供一种半导体装置，包含一基底；一晶体管形成于上述基底上，上述晶体管具有一栅极与一源/漏极，上述晶体管并使流经上述源/漏极的电流大体上沿着上述基底<100>的晶格方向流动；一介电质形成于上述栅极的侧面及邻接上述栅极的上述基底的上方；以及一硅化物层形成于上述基底的表面上，并位于上述介电质的下方。本专利技术所述的半导体装置，该介电质包含一介电线层(liner)与形成于该介电线层上的一间隔物。本专利技术所述的半导体装置，该间隔物的宽度与该介电线层的厚度的比值小于5。本专利技术所述的半导体装置，该间隔物的宽度与该栅极的长度的比值为0.8～1.5。本专利技术所述的半导体装置，该介电质包含多个该介电线层。本专利技术所述的半导体装置，该介电线层的厚度小于350。本专利技术所述的半导体装置，该半导体装置是受到一张力层的被覆。本专利技术所述的半导体装置，该介电质包含一间隔物，且该张力层的厚度与该间隔物的宽度的比值为0.5～1.6。本专利技术所述的半导体装置，该张力层所施加的张应力为50MPa～2GPa。本专利技术所述的半导体装置，该基底包含一具有刻痕(notch)的晶圆，而使得该基底<100>的晶格方向、与该刻痕和该晶圆中心所连成的线段之间的夹角小于7°。本专利技术所述的半导体装置，该基底包含一浅沟槽隔离结构将应力传递至该基底。本专利技术所述的半导体装置，该基底为绝缘层上覆半导体的基底，具有形成于第一硅层上的一绝缘层、与形成于该绝缘层上的第二硅层，其中该第一硅层<110>的晶格方向是沿着该第二硅层<100>的晶格方向，而该栅极硅形成于该第二硅层上。本专利技术所述的半导体装置，该基底包含第一硅层、位于该第一硅层上的松弛Si1-xGex层、与位于该松弛Si1-xGex层上的应变硅层。本专利技术所述的半导体装置，该半导体装置包含一PMOS晶体管与一NMOS晶体管，且该PMOS晶体管的栅极宽度与该NMOS晶体管的栅极宽度的比值等于该第一硅层中的电子迁移率与空穴迁移率的比值。本专利技术所述的半导体装置，该半导体装置包含一PMOS晶体管与一NMOS晶体管，且该PMOS晶体管的栅极宽度与该NMOS晶体管的栅极宽度的比值等于该应变硅层中的电子迁移率与空穴迁移率的比值。本专利技术所述的半导体装置，该半导体装置包含一PMOS晶体管与一NMOS晶体管，且该PMOS晶体管的栅极宽度与该NMOS晶体管的栅极宽度的比值等于该第一硅层中的电子迁移率与空穴迁移率的比值的平方根。本专利技术所述的半导体装置，该半导体装置包含一PMOS晶体管与一NMOS晶体管，且该PMOS晶体管的栅极宽度与该NMOS晶体管的栅极宽度的比值等于该应变硅层中的电子迁移率与空穴迁移率的比值的平方根。本专利技术所述的半导体装置，该x值大于0.1且小于0.5。本专利技术所述的半导体装置，该半导体装置是被一层间介电质所覆盖，该层间介电质是沿着源极-漏极的方向施加0.1GPa～2GPa的张应力。本专利技术所述的半导体装置，更包含第一区与第二区，该第一区包含多个微电子元件与多个金属层，该第二区包含多个金属层，且该第二区更包含一切割边缘与一间隙区，该间隙区为该基底上未被一顶盖金属层覆盖的区域。本专利技术所述的半导体装置，该第二区中的该间隙区包含宽0.5～10μm的带状区域。本专利技术所述的半导体装置，该第二区中的该间隙区包含该基底上未被内连线金属层覆盖的区域。本专利技术所述的半导体装置，更包含七层或更多层的金属层形成于该基底上。本专利技术所述的半导体装置，该第二区中的该间隙区包含宽0.5～10μm的带状区域，且该间隙区不包含主动区。本专利技术所述的半导体装置，该第二区中的该间隙区包含一低本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于所述半导体装置包含：一基底；一晶体管形成于该基底上，该晶体管具有一栅极与一源／漏极，该晶体管并使流经该源／漏极的电流沿着该基底〈１００〉的晶格方向流动；一介电质形成于该栅极的侧面及邻接该栅极 的该基底的上方；以及一硅化物层形成于该基底的表面上，并位于该介电质的下方。

【技术特征摘要】
US 2003-12-1 60/526,133;US 2004-7-21 10/896,2701.一种半导体装置，其特征在于所述半导体装置包含一基底；一晶体管形成于该基底上，该晶体管具有一栅极与一源/漏极，该晶体管并使流经该源/漏极的电流沿着该基底<100>的晶格方向流动；一介电质形成于该栅极的侧面及邻接该栅极的该基底的上方；以及一硅化物层形成于该基底的表面上，并位于该介电质的下方。2.根据权利要求1所述的半导体装置，其特征在于该介电质包含一介电线层与形成于该介电线层上的一间隔物。3.根据权利要求2所述的半导体装置，其特征在于该间隔物的宽度与该介电线层的厚度的比值小于5。4.根据权利要求2所述的半导体装置，其特征在于该间隔物的宽度与该栅极的长度的比值为0.8～1.5。5.根据权利要求2所述的半导体装置，其特征在于该介电质包含多个该介电线层。6.根据权利要求2所述的半导体装置，其特征在于该介电线层的厚度小于350。7.根据权利要求1所述的半导体装置，其特征在于该半导体装置是受到一张力层的被覆。8.根据权利要求7所述的半导体装置，其特征在于该介电质包含一间隔物，且该张力层的厚度与该间隔物的宽度的比值为0.5～1.6。9.根据权利要求7所述的半导体装置，其特征在于该张力层所施加的张应力为50MPa～2GPa。10.根据权利要求7所述的半导体装置，其特征在于该基底包含一具有刻痕的晶圆，而使得该基底<100>的晶格方向、与该刻痕和该晶圆中心所连成的线段之间的夹角小于7°。11.根据权利要求1所述的半导体装置，其特征在于该基底包含一浅沟槽隔离结构将应力传递至该基底。12.根据权利要求1所述的半导体装置，其特征在于该基底为绝缘层上覆半导体的基底，具有形成于第一硅层上的一绝缘层、与形成于该绝缘层上的第二硅层，其中该第一硅层<110>的晶格方向是沿着该第二硅层<100>的晶格方向，而该栅极硅形成于该第二硅层上。13.根据权利要求1所述的半导体装置，其特征在于该基底包含第一硅层、位于该第一硅层上的松弛Si1-xGex层、与位于该松弛Si1-xGex层上的应变硅层。14.根据权利要求13所述的半导体装置，其特征在于该半导体装置包含一PMOS晶体管与一NMOS晶体管，且该PMOS晶体管的栅极宽度与该NMOS晶体管的栅极宽度的比值等于该第一硅层中的电子迁移率与空穴迁移率的比值。15.根据权利要求13所述的半导体装置，其特征在于该半导体装置包含一PMOS晶体管与一NMOS晶体管，且该PMOS晶体管的栅极宽度与该NMOS晶体管的栅极宽度的比值等于该应变硅层中的电子迁移率与空穴迁移率的比值。16.根据权利要求13所述的半导体装置，其特征在于该半导体装置包含一PMOS晶体管与一NMOS晶体管，且该PMOS晶体管的栅极宽度与该NMOS晶体管的栅极宽度的比值等于该第一硅层中的电子迁移率与空穴迁移率的比值的平方根。17.根据权利要求13所述的半导体装置，其特征在于该半导体装置包含一PMOS晶体管与一NMOS晶体管，且该PMOS晶体管的栅极宽度与该NMOS晶体管的栅极宽度的比值等于该应变硅层中的电子迁移率与空穴迁移率的比值的平方根。18.根据权利要求13所述的半导体装置，其特征在于该x值大于0.1且小于0.5。19.根据权利要求1所述的半导体装置，其特征在于该半导体装置是被一层间介电质所覆盖，该层间介电质是沿着源极-漏极的方向施加0.1GPa～2GPa的张应力。20.根据权利要求1所述的半导体装置，其特征在于更包含第一区与第二区，该第一区包含多个微电子元件与多个金属层，该第二区包含多个金属层，且该第二区更包含一切割边缘与一间隙区，该间隙区为该基底上未被一顶盖金属层覆盖的区域。21.根据权利要求20所述的半导体装置，其特征在于该第二区中的该间隙区包含宽0...

【专利技术属性】
技术研发人员：黄健朝，杨富量，甘万达，胡正明，葛崇祜，李文钦，柯志欣，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]