多透射相位掩模及其制造方法技术

本发明专利技术公开了一种多透射相位掩模及制造该多透射相位掩模的方法。该方法包括在透光衬底上形成光屏蔽层后首次构图光屏蔽层，通过使用首次构图的光屏蔽层蚀刻透光衬底至预定深度形成半导体的多个图案区域，以及二次构图光屏蔽层并在半导体的邻近的图案区域之间形成移相区域，使得透光衬底的在半导体的邻近的图案区域之间的表面的预定部分暴露于外界。每个图案区域提供１８０°相位延迟，而图案区域之间的间隙提供０°相位延迟，由此以高精度实现微细图案以及图案的临界尺寸。

【技术实现步骤摘要】

本专利技术涉及光刻技术，并更特别地涉及一种用于防止半导体微细图案的劣化从而以高精度实现临界尺寸(critical dimension)的多透射相位掩模(multi-transmission phase mask)及其制造方法。
技术介绍
如同对于动态随机存储器(DRAM)或闪速存储器，若预定的半导体微细图案在光掩模上以相同的形状重复，由于曝光设备分辨率的限制导致的透镜象差，会发生其中光掩模的图案设计不一致地投影到晶片上的光学邻近效应(optical proximity effect)，导致晶片上的图案与光掩模上的图案不同。例如，在用于具有孔状图案的掩模的曝光过程中，诸如存储节点接触(storagenode contact)等，由于分辨率的限制和图案单元(pattern unit)之间的微小间隙而出现了光学邻近效应，使得曝光在晶片上的孔状图案的图像不具有圆形形状而是变形的形状。为补偿晶片上图案的结果形状上的这种光学邻近效应，尽管现有技术中已经提出了修改掩模图案形状的方法或为掩模图案增加辅助图案(assistant pattern)的方法，仍然存在以高精度实现图案的临界尺寸的困难。为解决上述问题，提出了一种方法，其中诸如存储节点接触等的微细图案的临界尺寸通过使用允许将用于曝光的光以不同的相位透射到特定的图案单元以及到图案单元之间的间隙的多透射相位掩模(MTPM)来实现。图1a至1c示出了传统多透射相位掩模的一个示例，其中图1b为沿图1a的线A-A′截取的垂直截面图，而图1c为沿图1a的线B-B′截取的垂直截面图。传统的多透射相位掩模的一个示例包括形成在透光衬底10上从而防止光从其透过并限定存储节点接触以及接触之间间隙的光屏蔽层12，以及通过蚀刻存储节点接触之间的行方向上的间隔中的透光衬底10至预定深度而形成的移相区域14。此时，每个存储节点接触用来为透射的光提供0°相位延迟，存储节点接触之间的透光衬底10的表面暴露于外界。同时，通过经光屏蔽层12蚀刻透光衬底10至预定深度而形成的并且限定行的存储节点接触之间的距离的移相区域14用来为透射光提供180°相位延迟。因此，存储节点接触中的透光衬底10为透射光提供0°的相位延迟，而形成在存储节点接触之间的行方向上的间隙上的移相区域14为透射光提供180°的相位延迟，由此在透光衬底10与移相区域14之间产生约180°的相位差，因而补偿了掩模图案之间的光学邻近效应。图2a至2c示出了传统多透射相位掩模的另一个示例，其中图2b为沿图2a的线A-A′截取的垂直截面图，而图2c为沿图2a的线B-B′截取的垂直截面图。传统的多透射相位掩模的该另一个示例包括形成在透光衬底10上从而防止光从其透过并限定存储节点接触以及接触之间间隙的光屏蔽层12，以及通过蚀刻存储节点接触之间的列方向上的间隔中的透光衬底10至预定深度而形成的移相区域14。此时，每个存储节点接触用来为透射光提供0°相位延迟，存储节点接触之间的透光衬底10的表面暴露于外界。同时，通过经光屏蔽层12蚀刻透光衬底10至预定深度而形成的并且限定列的存储节点之间的距离的移相区域14用来为透射光提供180°相位延迟。因此，存储节点接触中的透光衬底10与形成在存储节点接触之间的列方向上的间隙上的移相区域14之间产生约180°的相位差，从而补偿了掩模的图案之间的光学邻近效应。对此，多透射相位掩模提供0°相位延迟的图案与作为多透射相位掩模的图案之间的间隙且提供180°相位延迟的移相区域14之间的叠加(overlay)的精确调整确保了图案的更高临界尺寸。即，当提供产生如图3a所示的相位差的图案与图案间的间隙之间的正确叠加时，能够以高精度实现所需要的图案外形和图案的临界尺寸，而当如图3b所示以约20nm的偏差提供图案与图案单元间的间隙之间的不正确的叠加时，诸如铬膜的光屏蔽层存在于图案及图案单元间的间隙中，由此提供了不期望的临界尺寸。另外，如图3c和3d所示，在产生相位差的图案与间隙的正确叠加的情况下，获得了良好的光强，而在不正确叠加的情况下，光强减小，使得难以确保图案的所需要的临界尺寸。
技术实现思路
本专利技术为解决上述问题而提出，并且本专利技术的一个目的在于提供一种多透射相位掩模，其设置有光屏蔽层和移相区域(phase shift region)，使得每个图案区域(pattern region)提供180°的相位延迟，而图案区域之间的间隙提供0°的相位延迟，由此以高精度实现诸如存储节点接触的半导体的微细且重复的图案，及图案的临界尺寸。本专利技术的另一目的在于提供一种制造多透射相位掩模的方法，包括用于形成每个具有180°相位的多个图案区域的首次构图工艺，以及用于形成具有0°相位的图案区域之间的间隙的二次构图工艺，由此以高精度实现诸如存储节点接触的半导体的微细且重复的图案，及图案临界尺寸。根据本专利技术的一个方面，上述及其它目的可以通过提供一种用于曝光设备的多透射相位掩模来实现，包括该掩模的透光衬底；光屏蔽层，形成在透光衬底上，从而防止光从其透过，并限定出半导体的多个图案区域；以及移相区域，其形成在邻近的图案区域之间，使得透光衬底在邻近的图案区域之间的表面的预定部分暴露于外界，每个区域通过经光屏蔽层蚀刻透光衬底至预定深度形成。根据本专利技术的另一方面，提供一种制造用于曝光设备的掩模的方法，包括步骤在透光衬底上形成光屏蔽层后首次构图光屏蔽层；通过经首次构图的光屏蔽层蚀刻透光衬底至预定深度形成半导体的多个图案区域；以及二次构图光屏蔽层并在半导体的邻近的图案区域之间形成移相区域，使得透光衬底在邻近的图案区域之间的表面的预定部分暴露于外界。附图说明通过以下结合附图进行的详细描述，本专利技术的上述和其它目的及特征将更加清晰易懂，附图中图1a至1c示出了传统多透射相位掩模的一个示例；图2a至2c示出了传统多透射相位掩模的另一个示例；图3a至3d示出了传统多透射相位掩模的图案与图案间的间隙之间的正确和不正确相位叠加(phase overlay)的情况，以及用于比较这些情况中光强的曲线图；图4a至4c为分别示出根据本专利技术一优选实施例的多透射相位掩模的平面图和垂直截面图；图5a至5c为分别示出根据本专利技术另一优选实施例的多透射相位掩模的平面图和垂直截面图；图6a至6b为示出制造本专利技术的多透射相位掩模的方法中的首次曝光工艺的示意图；图7a至7c为示出本专利技术的方法中的首次蚀刻工艺的示意图；图8a和8b为示出本专利技术的方法中的二次曝光工艺的示意图；图9a至9d为示出本专利技术的方法中的二次蚀刻工艺的示意图；图10示出了用于制造本专利技术的多透射相位掩模的改进的照明系统的一个示例；以及图11示出了使用本专利技术的多透射相位掩模和改进的照明系统进行曝光工艺时曝光在晶片上的存储节点接触的图案。具体实施例方式现在，将参照附图详细描述优选实施例。图4a至4c为分别示出根据本专利技术一优选实施例的多透射相位掩模的平面图和垂直截面图，其中图4b为沿图4a的线A-A′截取的垂直截面图，图4c为沿图4a的线B-B′截取的垂直截面图。根据本专利技术一实施例的多透射相位掩模包括透光衬底100；光屏蔽层102，诸如铬膜，形成在透光衬底100上，从而防止光从其透过并限定半导体的多个图案区域(pattern region)10本文档来自技高网...

【技术保护点】
一种用于曝光设备的多透射相位掩模，包括：该掩模的透光衬底；光屏蔽层，其形成在所述透光衬底上，从而防止光从其透过并限定半导体的多个图案区域；以及移相区域，其形成在邻近的图案区域之间，使得所述透光衬底的在所述半导体的所述 邻近的图案区域之间的表面的预定部分暴露于外界，所述半导体的所述图案区域通过经所述光屏蔽层蚀刻所述透光衬底至预定深度形成。

【技术特征摘要】
KR 2004-12-30 117300/041.一种用于曝光设备的多透射相位掩模，包括该掩模的透光衬底；光屏蔽层，其形成在所述透光衬底上，从而防止光从其透过并限定半导体的多个图案区域；以及移相区域，其形成在邻近的图案区域之间，使得所述透光衬底的在所述半导体的所述邻近的图案区域之间的表面的预定部分暴露于外界，所述半导体的所述图案区域通过经所述光屏蔽层蚀刻所述透光衬底至预定深度形成。2.根据权利要求1的掩模，其中所述移相区域相对于所述图案区域具有180°的相位差。3.根据权利要求1的掩模，其中所述移相区域形成在所述邻近的图案区域之间的行的方向上。4.根据权利要求1的掩模，其中所述移相区域形成在所述邻近的图案区域之间的列的方向上。5.根据权利要求1的掩模，其中每个所述图案区域包括辅助图案区域。6.一种制造用于曝光设备的多透射相位掩模的方法，包括步骤在透光衬底上形成光...

【专利技术属性】
技术研发人员：朴赞河，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]