元件形成用衬底及其制造方法和半导体装置制造方法及图纸

本发明专利技术的目的是能在ＳＯＩ衬底上形成高品质的非ＳＯＩ区域，在同一半导体芯片上有效地集成逻辑电路和ＤＲＡＭ。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中，在使各自的主面对置的状态下经氧化膜（１１１）、（１２１）将在主面上具有热氧化膜（１１１）的支撑侧衬底（１１０）与在主面上具有热氧化膜（１２１）的有源层侧衬底（１２０）接合后，从与有源层侧衬底（１２０）的主面相反一侧的面到氧化膜（１１１）中的任意位置为止有选择地刻蚀有源层侧衬底（１２０）和氧化膜（１２１）、（１１１）的一部分，其次，在有源层侧衬底（１２０）的刻蚀侧面部上形成侧壁绝缘膜１４５，其次，有选择地刻蚀有源层侧衬底（１２０）的正下方以外剩下的氧化膜（１１１），其次，在由氧化膜的除去而露出的支撑侧衬底（１１０）上形成单晶半导体层。

【技术实现步骤摘要】

本专利技术涉及例如在SOI(绝缘体上的硅)衬底上设置了非SOI区域的元件形成用衬底及其制造方法。再者，涉及使用了该衬底的半导体装置。
技术介绍
近年来，为了提高LSI(大规模集成电路)的系统性能而在同一半导体芯片上集成逻辑电路和DRAM的技术正受到注目。另一方面，为了谋求以MOSFET为中心而构成的逻辑电路的高性能化，不是在现有的硅衬底上而是在薄膜SOI衬底上形成的SOI-MOSFET正在崭露头角，在高性能逻辑用途方面已开始了实用化。在这些趋势中，当务之急是开发在SOI的高性能逻辑芯片上混合装载了DRAM的LSI。但是，对于SOI-MOSFET来说，由于形成有沟道的体(body)区的电位是浮动的，故由于所谓的衬底浮体效应的缘故，产生伴随电路工作的漏泄电流或阈值等的特性变动。因此，不适合应用于象DRAM的单元晶体管或读出放大器电路那样对漏泄电流水平、阈值离散性、噪声等的要求严格的电路。为了从根本上解决衬底浮体效应，必须对于MOSFET图形设置来自体部的引出元件区和接点以控制电位，但为此单元面积或读出放大器部的面积等大幅度地增加了，存在损害作为DRAM的最大特征的高集成化的问题。为了避免该问题，提出了各种通过在SOI衬底上设置非SOI区域以在非SOI区域上形成与衬底浮体效应的相容性差的电路部的方法(部分SOI)。例如，有下述的方法部分地刻蚀除去SOI衬底的SOI层和埋入绝缘层(BOX层)，在该刻蚀区域中使硅进行有选择的外延生长，进行研磨使之平坦化来形成非SOI区域(例如，参照专利文献1)。此外，也有下述的方法形成用绝缘性衬垫和导电性衬垫包围了体区的非SOI区域，克服浮体效应，而且使SOI区域与非SOI区域导电性地隔离(例如，参照专利文献2)。但是，在上述任一种方法中，没有关于作为母体使用的SOI衬底的结构和SOI区域的BOX层的结构的详细的记述。例如，在使用由贴合法制作的SOI晶片作为母体的情况下，由于除去了SOI层和BOX层的一部分露出的支撑衬底的表面是贴合界面，故如果在贴合时无意地混入的异物残留在支撑衬底的表面上，则难以形成高品质的非SOI区域。此外，在形成非SOI区域时或在非SOI区域上形成半导体元件时，难以控制例如在存在金属污染时这些污染物对于半导体元件的影响。专利文献1特开平8-17694号公报专利文献2特开平11-17001号公报
技术实现思路
这样，以往，在SOI衬底上形成了非SOI区域的元件形成用衬底中，非SOI区域的品质下降越来越成为问题。本专利技术是考虑了上述情况而进行的，其目的在于提供能在SOI衬底上形成高品质的非SOI区域、适合于在同一半导体芯片上集成逻辑电路和DRAM等的元件形成用衬底及其制造方法。此外，本专利技术的另一目的在于提供使用了上述的元件形成用衬底的半导体装置。(结构)为了解决上述课题，本专利技术采用了以下的结构。即，本专利技术是一种元件形成用衬底，其特征在于，具备下述部分而构成第1单晶半导体衬底；第2单晶半导体衬底，其经氧化膜接合到第1单晶半导体衬底上的一部分上；侧壁绝缘膜，其在第2单晶半导体衬底的侧面上形成；以及单晶半导体层，其在第1单晶半导体衬底上的剩下的部分上形成。此外，本专利技术是一种元件形成用衬底的制造方法，其特征在于，包含下述工序在使各自的主面对置的状态下经第1和第2氧化膜将在主面上具有第1氧化膜的第1单晶半导体衬底与在主面上具有第2氧化膜的第2单晶半导体衬底进行接合的工序；从与第2单晶半导体衬底的上述主面相反一侧的面到第1氧化膜中的任意位置的深度为止、或者到第2氧化膜中的任意位置的深度为止、或者到第1和第2氧化膜的界面为止，有选择地刻蚀第2单晶半导体衬底和上述氧化膜的一部分的工序；在第2单晶半导体衬底的刻蚀侧面上形成侧壁绝缘膜的工序；有选择地刻蚀第2单晶半导体衬底的正下方以外剩下的上述氧化膜的工序；以及在因上述氧化膜的除去而露出的第1单晶半导体衬底上形成单晶半导体层的工序。此外，本专利技术是一种半导体装置，其特征在于，具备下述部分而构成第2单晶半导体衬底，其经氧化膜接合到第1单晶半导体衬底上的一部分上；侧壁绝缘膜，其在第2单晶半导体衬底的侧面上形成；单晶半导体层，其在第1单晶半导体衬底上的剩下的部分上形成；第1器件，其在第2单晶半导体衬底上形成，与衬底浮体效应的相容性良好；以及第2器件，其在上述单晶半导体层上形成，与衬底浮体效应的相容性差。(作用)按照本专利技术，通过经氧化膜贴合第1单晶半导体衬底与第2单晶半导体衬底来实现SOI结构，通过在部分地除去了第2单晶半导体衬底和氧化膜的部分上形成单晶半导体层，可形成非SOI区域。在此，在衬底贴合时，通过分别在第1和第2单晶半导体衬底的主面上预先形成氧化膜，可将在各自的衬底的主面上的异物混入防患于未然。因而，利用第2单晶半导体衬底和氧化膜的部分的除去而露出的第1单晶半导体衬底的主面成为清洁的面，在其上可形成成为非SOI区域的优质的单晶半导体层。如以上详细地叙述的那样，按照本专利技术，可在SOI衬底上形成高品质的非SOI区域，可实现适合于在同一半导体芯片上集成逻辑电路和DRAM等的元件形成用衬底。而且，通过使用该衬底在同一芯片上集成逻辑元件和DRAM等，可实现高性能的半导体装置。附图说明图1是示出第1实施例涉及的元件形成用衬底的制造工序的前半部分的剖面图。图2是示出第1实施例涉及的元件形成用衬底的制造工序的后半部分的剖面图。图3是示出第2实施例涉及的元件形成用衬底的制造工序的剖面图。图4是示出第3实施例涉及的元件形成用衬底的制造工序的剖面图。图5是示出第4实施例涉及的元件形成用衬底的制造工序的剖面图。图6是示出第5实施例涉及的元件形成用衬底的结构的剖面图。图7是示出各实施例中的氧化膜耐压特性和结漏泄特性的图。图8是示出使用第1实施例的元件形成用衬底制作的半导体装置的结构的剖面图。符号说明110支撑侧衬底(第1单晶半导体衬底)111热氧化膜(第1氧化膜)120有源层侧衬底(第2单晶半导体衬底)121氧化膜(第2氧化膜)130异物141氧化膜142氮化硅膜 143抗蚀剂掩模145氮化硅膜(侧壁保护膜)146非晶质Si层147单晶Si层148多晶Si层149热氧化膜150凹陷具体实施方式以下，利用图示的实施例说明本专利技术的细节。(第1实施例)图1是示出本专利技术的第1实施例涉及的元件形成用衬底的制造工序的前半部分的剖面图。首先，如图1(a)中所示，在由单晶硅晶片构成的支撑侧衬底(第1半导体衬底)110的表面上例如利用热氧化法形成厚度为0.1μm或其以下的氧化膜(SiO2)111。同样，在由单晶硅晶片构成的有源层侧衬底(第2半导体衬底)120的表面上例如利用热氧化法形成厚度为0.1μm或其以下的氧化膜(SiO2)121。再有，图中的130表示在衬底接合时在接合界面上附着的微小的异物(尘埃)。其次，如图1(b)中所示，通过使衬底110、120的主面相互间密接，在室温下将氧化膜111、121相互接合。此时，虽然在贴合界面上不会夹入构成氧化膜111、121的氧化硅以外的物质那样进行贴合，但有时会无意地混入异物130。其后，在约1100℃下进行强化衬底间的接合用的接合热处理。接着，利用研磨或刻蚀法进行有源层侧衬底120的薄膜化。由此，有源层侧衬底120成本文档来自技高网...

【技术保护点】
一种元件形成用衬底，其特征在于，具备下述部分而构成：第１单晶半导体衬底；第２单晶半导体衬底，其经氧化膜接合到第１单晶半导体衬底上的一部分上；在上述氧化膜的侧面上设置的凹陷；侧壁绝缘膜，其在上述氧化膜的凹陷以及第２单晶半导体衬底的侧面上形成；以及单晶半导体层，其在第１单晶半导体衬底上的剩下的部分上形成。

【技术特征摘要】
JP 2003-1-21 012197/20031.一种元件形成用衬底，其特征在于，具备下述部分而构成第1单晶半导体衬底；第2单晶半导体衬底，其经氧化膜接合到第1单晶半导体衬底上的一部分上；在上述氧化膜的侧面上设置的凹陷；侧壁绝缘膜，其在上述氧化膜的凹陷以及第2单晶半导体衬底的侧面上形成；以及单晶半导体层，其在第1单晶半导体衬底上的剩下的部分上形成。2.如权利要求1中所述的元件形成用衬底，其特征在于第1、第2单晶半导体衬底和上述单晶半导体层是硅，上述氧化膜是氧化硅，上述侧壁绝缘膜是氮化硅。3.如权利要求1或2中所述的元件形成用衬底，其特征在于上述氧化膜的厚度为0.2μm或其以下。4.如权利要求1中所述的元件形成用衬底，其特征在于在上述凹陷内埋入了非晶质硅或多晶硅。5.一种元件形成用衬底的制造方法，其特征在于，包含下述工序在使各自的主面对置的状态下经第1和第2氧化膜将在主面上具有第1氧化膜的第1单晶半导体衬底与在主面上具有第2氧化膜的第2单晶半导体衬底进行接合的工序；从与第2单晶半导体衬底的上述主面相反一侧的面到第1氧化膜中的任意位置的深度为止、或到第2氧化膜中的任意位置的深度为止、或者到第1和第2氧化膜的界面为止，有选择地刻蚀第2单晶半导体衬底和上述氧化膜的一部分，同时使上述...

【专利技术属性】
技术研发人员：永野元，新田伸一，山田敬，佐藤力，丹泽胜二郎，水岛一郎，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]