具有SONOS结构的非易失性存储器及其制造方法技术

一种具有ＳＯＮＯＳ结构的非易失性存储器及其制备方法，其中在ＳＯＮＯＳ结构的电荷捕获层与阻挡绝缘层之间形成导电层。因此，当对栅极施加电压时，导电层发生电压分配。因而，可以通过控制阻挡绝缘层的有效氧化物厚度（ＥＯＴ）以及控制电荷捕获层和隧道绝缘层的ＥＯＴ从而对阻挡绝缘层、电荷捕获层和隧道绝缘层施加所需的电压。因此，可以改善单元的擦除速度。

【技术实现步骤摘要】

本专利技术一般性涉及非易失性存储器，更具体涉及具有多晶硅-氧 化物-氮化物-氧化物半导体(SONOS)结构的改进擦除速度的非易 失性存储器及其制造方法。
技术介绍
根据加工技术，非易失性半导体存储器大致可以分为浮栅系列 (NVSM)和其中两种或多种介电层两层或三层层叠的金属绝缘半导 体系列(MIS)。浮栅系列通过采用势阱来实现存储特性。浮栅系列的代表性实例 是已被广泛用作快闪电可擦除可编程只读存储器(EEPROM)的 EPROM隧道氧化物(ETO)结构。MIS系列通过采用存在于介电层 本体、介电层-介电层界面和介电层-半导体界面处的势阱来实现存储 功能。MIS系列的代表性实例是金属/多晶硅氧化物氮化物氧化物半导 体(MONOS/SONOS )，其已被广泛用作快闪EEPROM。SONOS与普通快闪存储器的区别在于就结构而言，在普通的快 闪存储器中电荷存储在浮栅中，而在SONOS中电荷存储在氮化物层 中。此外，在普通的快闪存储器中，利用多晶硅形成浮栅。因此，如 果多晶硅中存在任何缺陷，则电荷保留时间显著降低。相反，在SONOS 中，使用氮化物层代替上述多晶硅。因此，在加工过程中对缺陷的敏 感性相对低。此外，在快闪存储器中，在浮栅下形成厚度约70 A的隧道氧化物。 这对于实现低电压和高速运行受到限制。但是，在SONOS中，直接 在氮化物层下形成隧道氧化物。因而可以实现具有较低电压、较低功 率和高速运行的存储器。下面，参考图l描述具有SONOS结构的普通快闪存储器。参考图1,在半导体衬底10上顺序形成隧道氧化物层11、氮化物 层12、氧化物阻挡层13、多晶硅层14和栅电极15。然后通过蚀刻过 程形成字线图案。在具有SONOS结构的快闪存储器中，不能对绝缘层施加不同的 电场(E-场)，这是因为不能将同一 E-场施加到阻挡层13(即绝缘层)、 氮化物层12 (用于存储电荷)和隧道氧化物层11的整个复合层上。在这种情况下，如果对栅电极15施加电压以擦除存储在氮化物层 12中的电荷，则存储在氮化物层12中的电荷通过穿过隧道氧化物层 11的Fowler-Nordheim ( F-N )隧道电流转移到半导体村底10,然后 被擦除。但是，由于对氮化物层12上的氧化物阻挡层13施加同一E-场，因此电荷穿过氧化物阻挡层13从栅电极15转移到氮化物层12， 然后被再次编程，从而降低擦除速度。为了防止在擦除操作时从栅电极15注入电荷，在栅电极15中使 用高功函的材料。但是，这种方法在提高擦除速度方面有局限性。
技术实现思路
因此，本专利技术致力于解决上述问题，提供了一种能够提高单元擦除 速度的具有SONOS结构的非易失性存储器的制造方法，其中在SONOS 结构的电荷捕获层与阻挡绝缘层之间形成导电层，使得当对栅极施加电 压时，该导电层执行电荷分配，并通过控制阻挡绝缘层的有效氧化物厚 度(ETO )和电荷捕获层及随道绝缘层的ETO来对阻挡绝缘层、电荷捕 获层和随道绝缘层施加所需的电压。根据本专利技术的一个方面，本专利技术提供一种非易失性存储器，其包括 在半导体衬底上形成的隧道绝缘层、在隧道绝缘层上形成的电荷捕l^、在电荷捕获层上形成的阻挡栅、在阻挡栅上形成的阻挡绝缘层和在阻挡 绝缘层上形成的栅电极。根据本专利技术的另一个方面，本专利技术提供一种非易失性存储器的制造 方法，其包括在半导体衬底上形成隧道绝缘层；在隧道绝缘层上形成电荷捕获层；在电荷捕获层上形成阻挡栅；在阻挡栅上形成阻挡绝缘层； 和在阻挡绝缘层上形成栅电极。附图说明图1是具有SONOS结构的普通快闪存储器的截面图； 图2 ~ 7是举例说明根据本专利技术实施方案的非易失性存储器的制造方 法的截面图。图8是举例说明在本专利技术实施方案的器件中形成E-场的概念示意图。具体实施例方式下面，参考相关附图描述本专利技术的具体实施方式。图2 ~ 7是举例说明根据本专利技术实施方案的非易失性存储器的制备方法的截面图。参考图2，在半导体衬底100上顺序形成隧道绝缘层101和电荷 捕获层102。隧道绝缘层101优选采用SK)2形成，电荷捕获层102优 选采用SyNf4形成。优选各个隧道绝缘层101和电荷捕获层102的厚度 都为2A 500A。此外，隧道绝缘层101优选通过湿氧化法或自由基 氧化法形成，电荷捕获层102优选通过原子层沉积法(ALD)、等离子 增强ALD法(PE-ALD)或化学气相沉积法(CVD )然后实施快速热 退火过程(RTA)而形成。参考图3，在包括电荷捕获层102的整个表面上顺序形成阻挡栅 103和阻挡绝缘层104。阻挡栅103采用导电材料形成。导电材料是指 多晶硅、金属或多晶硅与金属二者。阻挡绝缘层104优选采用Si02形 成。阻挡绝缘层104优选采用具有高介电常数的氧化物层形成，例如 A1203、 Hf02、 Zr03、含Al203-Hf02的混合物、SrTi03、 La203或 (Ba,Sr)Ti03。此外，阻挡绝缘层104优选采用通过原子层沉积法(ALD)、等离 子增强ALD法(PE-ALD )或化学气相沉积法(CVD )的自由基氧化 法形成，并优选随后实施快速热退火过程(RTA )。还优选地，在200 ~1000'C的优选沉积温度下形成优选2 A~500 A厚度的阻挡绝缘层 104。然后，在高于沉积温度的温度下进行热退火(RTA)。快速热退 火过程(RTA)优选采用氧化气体，以TC ~ 100。C/秒的速率阶梯式升 温。在这种情况下，可以使用SiN层替代阻挡绝缘层104。参考图4，在包括阻挡绝缘层104的整个表面上形成用作掩模的 多晶硅覆盖层105。参考图5，在多晶硅覆盖层105上形成接触掩模106。实施使用接 触掩模106的蚀刻过程以形成开口 107,通过该开口在部分区域处暴 露出阻挡栅103,在该区域中形成延伸穿过阻挡绝缘层到达阻挡栅的 源极选择晶体管和漏极选择晶体管。在这种情况下，暴露出阻挡栅103 的开口 107可以暴露出阻挡栅的预定区域或源极和漏极选择晶体管的 整个区域。接触掩模106优选采用氮化物层、氧化物层、无定形碳、 光刻胶等形成。参考图6，在剥除接触掩模106之后，形成多晶硅层108以完全 间隙填充开口 107。在包括多晶硅层108的整个表面上顺序形成金属 层109和硬掩模层110。优选釆用鴒、硅化钨、氮化钨、Ru、 Ir、 Ru02、 Ir02、 Pt等形成金属层109。硬掩模110优选采用氮化物层或氧化物 层形成，或者可以通过在形成氮化物层之前插入氧化物层形成。在形 成源极和漏极选择晶体管的区域中，电压电源通过开口 107连接到阻 挡栅103。因而，可以降低浮层的厚度。参考图7,实施蚀刻过程以顺序和部分蚀刻硬掩模110、金属层 109、多晶硅层108、多晶硅覆盖层105、阻挡绝缘层104、阻挡栅103、 电荷捕获层102和隧道绝缘层101,从而形成存储单元的栅极图案和 源极和漏极晶体管的栅极图案。将多晶硅层108和金属层109限定为 栅电极120。槺电极120通过开口 107连接到阻挡栅103。图8是示出在本专利技术的实施方案的器件中形成E-场的概念示意图。参考图8，如果将栅电压Vg施加到存储单元的栅极上，则电庄根 据阻挡绝缘层104的电容与隧道绝缘层101和电荷捕获层102本文档来自技高网...

【技术保护点】
一种非易失性存储器，包含：在半导体衬底上形成的隧道绝缘层；在隧道绝缘层上形成的电荷捕获层；在电荷捕获层上形成的阻挡栅；在阻挡栅上形成的阻挡绝缘层；和在阻挡绝缘层上形成的栅电极。

【技术特征摘要】
KR 2006-7-5 10-2006-00631341.一种非易失性存储器，包含在半导体衬底上形成的隧道绝缘层；在隧道绝缘层上形成的电荷捕获层；在电荷捕获层上形成的阻挡栅；在阻挡栅上形成的阻挡绝缘层；和在阻挡绝缘层上形成的栅电极。2. 权利要求1的非易失性存储器，其中所述栅电极与所述阻挡栅通 过开口相连接。3. 权利要求1的非易失性存储器，其中所述栅电极由包括多晶硅、 金属或多晶硅与金属两者的导电材料形成。4. 一种制备非易失性存储器的方法，包括 在半导体衬底上形成隧道绝缘层；在隧道绝缘层上形成电荷捕获层； 在电荷捕获层上形成阻挡栅； 在阻挡栅上形成阻挡绝缘层；和 在阻挡绝缘层上形成栅电极。5. 权利要求4的方法，其进一步包括蚀刻部分阻挡绝缘层，以暴露 出其中将形成源极选择晶体管和漏极选择晶体管的阻挡栅，从而形成 从中暴露出阻挡栅的开口。6. 权利要求4的方法，其包括分别形成厚度为2A ~ 500A的隧道绝 缘层、电荷捕获层和阻挡绝缘层。7. 权利要求4的方法，其包括通过湿氧化法或自由基氧化法形成隧 道绝缘层。8. 权利要求4的方法，其中所述阻挡栅由包括多晶硅、金属或多晶 硅与金属两者的导电材料形成。9. ...

【专利技术属性】
技术研发人员：严在哲，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]