一种片上系统半导体电路，包括：一逻辑电路，该逻辑电路具有至少一带有一薄栅极介电材料的第一晶体管；至少一连接该逻辑电路的动态随机存取存储器单元，该至少一动态随机存取存储器单元具有至少一存储电容和至少一厚栅极介电材料的存取晶体管；及，一与该逻辑电路和该存储器单元一起操作的模拟电路，该模拟电路具有至少一厚栅极介电材料的开关晶体管和至少一开关电容；其中，该存储器单元的存储电容和开关晶体管是同一类型；并且其中，该厚栅极介电材料开关晶体管和该模拟电路的开关电容用制造该动态随机存取存储器单元的工艺制造。
【技术实现步骤摘要】
本专利技术主要涉及集成电路(ic)设计，尤其是涉及一种包含核心逻辑电 路、存储模块及带有开关电容的模拟电路的片上系统(SoC)设计。
技术介绍
在IC工业中，SoC典型地包括数字逻辑电路、存储;漠块和模拟电路。逻 辑电路包含核心晶体管和1/0或外围晶体管。核心晶体管可以是若干个具有 薄栅极介电材料的高速晶体管。I/O晶体管可以是若干具有厚栅极介电材料 的低速晶体管。存储模块，如DRAM单元阵列，包括许多存储器单元，每一存 储器单元典型地包含存取晶体管和存储电容，如金属-绝缘体-金属电容。存 取晶体管的栅极介电材料的等效二氧化硅层厚度设计得比核心逻辑晶体管的 等效二氧化硅曾厚度要厚，以防止妨碍DRAM单元功能的泄漏电流。存储电容 带有0或1的一位信息。当存储电容充有电子时，它代表逻辑l。当存储电 容是空的时候，它代表逻辑O。存取晶体管可让控制电路读取或写入电容。 由于电容的电流泄漏，控制电路需要通过读取单元然后给它们写入逻辑1而 再充电或更新所有带有逻辑1的电容。这种更新操作每一秒内自动发生数千 次。当DRAM单元没电时，它们的数据就会消失。模拟电路常包含开关电容电 路，该开关电容电路包括两个开关电容、两个开关晶体管和一个运算放大器。 为了开关电容电路正常工作，两个开关电容的电容比值需要保持在非常精确 的数值上。按照惯例，尽管模拟开关电容电路的晶体管与制造数字逻辑电路中的晶 体管实质上在同一工艺期间制造，但开关电容电路的电容制作过程与存储器 单元的存储电容制造过程分开。这将会增加制造成本并降低产率，这在更新 颖的半导体工艺技术中，如90nm代，变得日益重要。而且，常规的开关电容电路的制造工艺以平面方式而不是垂直方式构造 开关电容。因此，常规的开关电容体积大，并常占据大块面积。因此，需要设计一种包含逻辑电路、存储模块及模拟电路的SoC的方法及系统，该SoC有效地利用布线面积，且制造成本低廉。
技术实现思路
一种片上系统半导体电路，包括 一逻辑电路，该逻辑电路具有一带有 一第一栅极介电材料的第一晶体管(核心逻辑晶体管)；至少一连接该逻辑电 路的动态随机存取存储器单元，该至少 一动态随机存取存储器单元具有至少 一存储电容和至少一带有一第二栅极介电材料的第二晶体管；及， 一与该逻 辑电路和该存储器单元一起操作的模拟电路，该模拟电路具有至少一开关电 容和至少一带有一第三栅极介电材料的第三晶体管；其中，实质上用制作该 存储电容同一的工艺步骤制造该开关电容，因此，该开关电容与该存储电容 实质上具有相同的结构。然而，可结合附图，从下列具体实施方式中理解本专利技术操作的结构和方 法，及其它的目的和优点。附图说明图l是本专利技术一实施例的开关电容电路图； 图2是显示12英寸晶片上的单元电容分布图；图3是本专利技术一实施例的开关电容的金属-绝缘体-金属(MiM)电容结构图；图4是本专利技术一实施例的7 x 7电容阵列图；图5是显示本专利技术一实施例的多个电容阵列的中心排列示意图。具体实施方式本专利技术揭示一种在片上系统(SoC)应用中使用嵌入式DRAM单元的方法 和系统。一DRAM单元典型地具有至少一存取晶体管和至少一存储电容，该存 储电容典型地是高面积效率的电容，如垂直构建的金属-绝缘体-金属(MiM) 电容。因为SoC总是具有一DRAM模块，为了降低制造成本和改进面积效率， 需要SoC模拟部分的晶体管和电容与存储模块的晶体管和电容用同 一工艺形 成。图l是本专利技术一实施例的SoC模拟部分的开关电容电路lOO，开关电容 电^各100包括两个开关电容102、 104，两个开关晶体管106、 108,和一个运算放大器(op-amp) 110。本领域技术人员可以理解开关106、 108可用许多 晶体管来实现。为了使开关电容电路100正常工作，开关电容102和104的 电容比需要维持在非常精确的值上。在操作期间，开关晶体管106、 108设计 成可供选择地开和关，以便给开关电容102、 104充电从而提供一等于 VinC剧/C旭)的输出电压Vout，其中，Vin代表输入电压，d。2代表电容102 的电容量，及d。4代表电容104的电容量。本专利技术简化制造SoC的工艺，在该工艺中，将涉及到至少一非核心逻辑 电路(如I/O)、至少一存储模块及至少一模拟电路。为了降低制造成本及提 高面积效率，在SoC中，至少一模拟电路，如一开关电容电路将使用制造DRAM 模块的同一工艺制造。在该实施例中，开关电容102、 104实质上通过制造DRAM单元中存储电 容的同一工艺制造。因此，开关电容102、 104的结构相似于DRAM存储电容 的结构，该开关电容可以是金属-绝缘体-金属(MiM)电容、聚合物-绝缘体-聚合物(PIP)电容或沟槽电容。为了提供高精度的电容匹配，开关电容102、 104较佳地是一冠型MiM电容。下列表1显示，对于同样的面积，相对于传 统的平面型MiM电容，冠型MiM电容可存储相当多的电荷。表l<table>table see original document page 6</column></row><table>图2显示在一12英寸晶片上的单元的单元电容分布图。每100单元的 平均电容是5. 35fF,在5.2fF时-3a，在5.5fF时+3cj,其中，西格玛标准 偏差(a )等于0. 055fF。若将许多单元作为一个单位z使用，分布将更窄。 例如将大约1000个5fF的单元一起连接起来可制作一个5pF单位的开关电 容电路的电容。标准偏差将降低至单元电容的l/sqrt(N)=l/sqrt (1000/100) 或1/3. 1。平均电容比的一标准偏差将从0. 05/3. 1=0. 016f降至5. 35f ，大约 0.30%。换言之，最坏情形下的失配可控制在0. 30%或8-位精度以下，这对大 多数的开关电容电路来说足够好了。上述数据是基于一晶片。实际的电路尺寸几百微米。这可理解为，具有更厚栅极介电材料的晶体管可以是一嵌入式DRAM单元的存取晶体管或甚至是一逻辑电路的1/0晶体管，这不是逻辑电路 设计的核心部分。在图l显示的实施例中，模拟电路部件，例如开关晶体管106、 108和 开关电容102、 104是用制造DRAM模块的同一工艺形成，如此一来，开关晶 体管106、 108的栅极介电材料层相对于核心逻辑电路晶体管具有相对更厚的 EOT。在制造期间，SoC需要遵照某些预定的设计规则和条件。例如如果具 有介电常数小于8的非高K材料用于栅极介电材料时，EOT需等于或小于25A。 如果使用具有介电常数大于8的非高K材料，EOT需等于或小于50A。因为开关晶体管106、 108和开关电容102、 104用DRAM制造工艺制造， 而没有使用单独一套模拟电路工艺，开关电容电路100的制造成本和周期可 大大降低。例如在SoC芯片用90nm节点技术的工艺流程制造的情况下，下 列表2显示，相对于传统方法，本专利技术所提议的实施例可以节省4个光刻掩 模(即N阱、P阱、N型LDD和P型LDD离子植入掩模)。表2<table>table see original document page 7</colu本文档来自技高网...
【技术保护点】
一种片上系统半导体电路，包括：一逻辑电路，该逻辑电路具有至少一带有一第一栅极介电材料的第一晶体管；至少一连接该逻辑电路的动态随机存取存储器单元，该至少一动态随机存取存储器单元具有至少一存储电容和至少一带有一第二栅极介电材料的 第二晶体管；及，一与该逻辑电路和该存储器单元一起操作的模拟电路，该模拟电路具有至少一开关电容和至少一带有一第三栅极介电材料的第三晶体管；其中，该开关电容与该存储电容实质上具有相同的结构。
【技术特征摘要】
US 2006-12-13 11/638,5961、一种片上系统半导体电路，包括一逻辑电路，该逻辑电路具有至少一带有一第一栅极介电材料的第一晶体管；至少一连接该逻辑电路的动态随机存取存储器单元，该至少一动态随机存取存储器单元具有至少一存储电容和至少一带有一第二栅极介电材料的第二晶体管；及，一与该逻辑电路和该存储器单元一起操作的模拟电路，该模拟电路具有至少一开关电容和至少一带有一第三栅极介电材料的第三晶体管；其中，该开关电容与该存储电容实质上具有相同的结构。2、 如权利要求l所述的电路，其特征在于，该开关电容是一金属-绝缘 体-金属电容。3、 如权利要求l所述的电路，其特征在于，该开关电容是一冠型金属-绝缘体-金属电容。4、 如权利要求l所述的电路，其特征在于，每一电容形成于一由电容单 元组成的二维阵列中，其中，该阵列的一外行或列包含非功能性电容单元。5、 如权利要求l所述的电路，其特征在于，每一电容形成于至少二个由 电容单元组成的中心对称排列的二维电容阵列中。6、 如权利要求l所述的电路，其特征在于，该第一栅极介电材料晶体管 包含一介电常数大约小于8的非高K材料，且该第一栅极介电材料具有一厚 度等于或小于25A的等效二氧化硅层。7、 如权利要求l所述的电路，其特征在于，该第一冲册极介电材料晶体管 包含一介电常数大约大于8的高K材料，且该第一栅极介电材料具有一厚度 等于或小于50A的等效二氧化硅层。8、 一种片上系统半导体电路，包括一逻辑电路，该逻辑电路具有至少一带有一第一栅il介电材料的第一晶 体管；至少 一连接该逻辑电路的动态随机存取存储器单元，该至...
【专利技术属性】
技术研发人员：陈昆龙，庄建祥，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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