非易失性半导体存储装置制造方法及图纸

根据本发明专利技术的一个实施方式的一种非易失性半导体存储装置，具有：形成有多个存储器串的基板；所述各存储器串具有第１柱状半导体、第１选择栅极晶体管、多个存储器单元和第２选择栅极晶体管；所述第１选择栅极晶体管和所述第２选择栅极晶体管中的至少一个的沟道区域由与源极区域和漏极区域相反导电型的半导体所形成，并且具有与所述沟道区域连接的接触。

【技术实现步骤摘要】
非易失性半导体存储装置相关申请的相互参考本申请以2007年1月26日提交的在先日本专利申请No. 2007-017115 为基础，并要求其优选权，在此引入其全部内容作为参考。
技术介绍
对小型、大容量非易失性半导体存储装置的需要急增，能够实现高集 成化、大容量化的NAND型闪存受到关注。但是，为了实现小型化，需要 对布线图形等进行更加精细的加工，设计规则的缩小化也变得越来越困难。于是近年来，为了提高存储器的集成度，多次提出了三维设置存储器单元 的半导体存储装置。但是，三维设置存储器单元的现有半导体存储装置的存储器单元与半 导体基板电绝缘。另外，现有的三维设置存储器单元的半导体存储装置在 叠层的存储器单元的两端部形成的选择栅极的沟道和漏极区域都由相同导 电型的选择栅极晶体管所形成。该选择栅极晶体管的沟道区域不与控制电 极连接。由于上述结构，在存储器单元或者选择栅极晶体管的沟道区域中积蓄 载流子时，沟道区域的阈值改变，会发生操作变得不稳定等不合适的情况。
技术实现思路
根据本专利技术 一个实施方式的非易失性半导体存储装置，其特征在于， 具有形成有多个存储器串(爿乇i;义卜卩》y义)的M，所述各存储器串具有第1选择栅极晶体管、多个存储器单元和第2选择栅极晶体管，所述第1选择栅极晶体管具有第1柱状半导体、在所述第 1柱状半导体的周围形成的第1栅极绝缘膜和在所述第1栅极绝缘膜的周 围形成的第l栅极电极，所述各存储器单元具有笫2柱状半导体、在所述第2柱状半导体的周 围形成的第1绝缘膜、在所述第1绝缘膜的周围形成的电荷积蓄层、在所 述电荷积蓄层的周围形成的第2绝缘膜和在所述第2绝缘膜的周围形成的 平板状的第1至第n电极(n是2以上的自然数)，所迷第2选择栅极晶体管具有第3柱状半导体、在所述第3柱状半导 体的周围形成的第2栅极绝缘膜和在所述第2栅极绝缘膜的周围形成的笫 2栅极电极，所述第1选择栅极晶体管和所述第2选择栅极晶体管中的至少一个的 沟道区域由与源极区域和漏极区域相反导电型的半导体形成；以及 与所述沟道区域连接的接触。附图说明图1是从上方看根据第1实施方式的非易失性半导体存储装置的平面图。图2A、 25和26是图1的A-A，线剖视图。 图2B、 23和24是图1的B-B，线剖视图。图3A、 4A、 5A、 6A、 7A、 8A、 9A、 IOA、 IIA、 12A、 13A、 14A、 15A、 16A、 17A、 18A、 19A、 20A、 21A和22A是示出根据第1实施方式 的非易失性半导M储装置的各制造工序的图1的A-A，线剖视图。图3B、 4B、 5B、 6B、 7B、 8B、 9B、濯、IIB、 12B、 13B、 14B、 15B、 16B、 17B、 18B、 19B、 20B、 21B和22B是示出根据第1实施方式 的非易失性半导体存储装置的各制造工序的图1的B-B，线剖视图。图27是示出从根据第1实施方式的非易失性半导体存储装置的源极侧 选择栅极晶体管一侧的底面看到的结构的平面图。图28是示出根据第1实施方式的非易失性半导体存储装置的电路结构的图。图29是示出根据第2实施方式的非易失性半导体存储装置的结构剖面图30A是示出用于说明14l浮置效应的晶体管的元件结构的图。图30B是示出用于说明基板浮置效应的沟道区域中积蓄空穴的状态的图。图31是示出图30的存储器单元的操作特性的图。图32是在根据第2实施方式的非易失性半导体存储装置的半导体区域 中采用的材料的能带图。图33、 34、 35、 36、 37、 38、 39、 40、 41、 42、 43、 44和45是示出 根据第2实施方式的非易失性半导体存储装置的各制造工序的剖面图。图46是示出在形成才艮据笫3实施方式的非易失性半导体存储装置的半 导体区域时SiGe气体的Ge摩尔比变化的图。图47是在根据第3实施方式的非易失性半导体存储装置的半导体区域 中采用的材料的能带图。图48A是示出根据其它实施方式的非易失性半导体存储装置的结构的 图1的A-A，线剖视图。图48B是示出根据其它实施方式的非易失性半导体存储装置的结构的 图1的B-B，线剖^L图。图49是示出根据其它实施方式的非易失性半导体存储装置的晶体管 的元件结构的图。图50是在根据其它实施方式的非易失性半导体存储装置的半导体区 域中采用的材料的能带图。具体实施例方式下面参照附图详细说明本专利技术的实施方式。但是，本专利技术可以按照多 种不同的方式实施，而不限于下面示出的实施方式记载内容的限定和解释。 (第1实施方式)图1是从上方看根据第1实施方式的非易失性半导体存储装置的平面图。在图1中，非易失性半导体存储装置的多个位线BL1 BL3和多个漏 极侧选择栅极晶体管SGD1 SGD3设置成阵列状。图2A是图1的非易失 性半导体存储装置的A-A，线剖视图，图2B是图1的非易失性半导体存储 装置的B-B，线剖视图。在图2A和图2B中，根据本专利技术第1实施方式的非易失性半导体存储 装置的存储器晶体管区域通过^f吏半导体层成柱状而将存储器单元层叠形成 在a上。在图2A和图2B中示出的存储器晶体管区域中示出了层叠4层 存储器单元的情况。另外，在图2A和图2B中，各层字线WL1 WL4分 别具有由同一层构成的平面结构，成为板状的平面结构。另外，在图2A 和图2B中，SGS是源极侧选择栅极晶体管，SGD2是漏极侧选择栅极晶 体管。接下来，参照图3~图22说明根据本第1实施方式的非易失性半导体 存储装置的制造工序。在图3~图22中，按照其工序顺序图示与图2A和图 2B中示出的非易失性半导体存储装置1的A-A，线剖视图部分和B-B，线剖 视图相对应的各制造工序。首先，在图3A和图3B中，在半导体基板ll的表面上形成绝缘体12 的层，在该绝缘体12上形成成为源极侧选择栅极晶体管SGS的栅极的栅 极层13。绝缘体12用于起到源极侧选择栅极晶体管SGS的栅极绝缘膜的 功能。栅极层13也可以采用多晶硅或者高熔点金属等。接下来，在图4A和图4B中，通过蚀刻等对绝缘体12和栅极层13进 行构图，形成开口部14a 14f。这些开口部14a 14f与成为图1的位线 BL1 BL3和漏极侧选择栅极晶体管(行)SGD1 SGD3的交点的位置对应 形成。接下来，在图5A和图5B中，在上述开口部14a 14f的各侧壁上形成 绝缘体层15a 15f。可以通过氧化作为栅极层13的多晶硅的侧壁形成二氧 化硅层，或者也可以通过在多晶硅的侧壁上堆积绝缘体来形成绝缘体层 15a 15f。接下来，在图6A和图6B中，在形成了上述绝缘体层15a 15f后的上 述开口部14a 14f中堆积半导体16a 16f。通过堆积多晶硅来形成半导体 16a 16f，或者半导体16a 16f也可以是从开口部14a 14f底面的半导体基 板11外延生长而形成的结晶态半导体。接下来，在图7A和图7B中，交互堆积在上述图2A和图2B中示出 的存储器晶体管区域的绝缘体层21、 23、 25、 27、 29和成为字线WL1 WL4 的栅极层22、 24、 26、 28。绝缘体层21、 23、 25、 27、 29可以采用二氧 化硅或者低介电常数的绝缘体等。栅极层22、 24、 2本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，其特征在于，具有：　　　　形成有多个存储器串的基板，　　　　所述各存储器串具有第１选择栅极晶体管、多个存储器单元和第２选择栅极晶体管，　　　　所述第１选择栅极晶体管具有第１柱状半导体、在所述第１柱状半导体的周围形成的第１栅极绝缘膜和在所述第１栅极绝缘膜的周围形成的第１栅极电极，　　　　所述各存储器单元具有第２柱状半导体、在所述第２柱状半导体的周围形成的第１绝缘膜、在所述第１绝缘膜的周围形成的电荷积蓄层、在所述电荷积蓄层的周围形成的第２绝缘膜和在所述第２绝缘膜的周围形成的平板状的第１至第ｎ电极（ｎ是２以上的自然数），　　　　所述第２选择栅极晶体管具有第３柱状半导体、在所述第３柱状半导体的周围形成的第２栅极绝缘膜和在所述第２栅极绝缘膜的周围形成的第２栅极电极，　　　　所述第１选择栅极晶体管和所述第２选择栅极晶体管中的至少一个的沟道区域由与源极区域和漏极区域相反导电型的半导体形成；以及　　　　与所述沟道区域连接的接触。

【技术特征摘要】
JP 2007-1-26 017115/20071.一种非易失性半导体存储装置，其特征在于，具有形成有多个存储器串的基板，所述各存储器串具有第1选择栅极晶体管、多个存储器单元和第2选择栅极晶体管，所述第1选择栅极晶体管具有第1柱状半导体、在所述第1柱状半导体的周围形成的第1栅极绝缘膜和在所述第1栅极绝缘膜的周围形成的第1栅极电极，所述各存储器单元具有第2柱状半导体、在所述第2柱状半导体的周围形成的第1绝缘膜、在所述第1绝缘膜的周围形成的电荷积蓄层、在所述电荷积蓄层的周围形成的第2绝缘膜和在所述第2绝缘膜的周围形成的平板状的第1至第n电极(n是2以上的自然数)，所述第2选择栅极晶体管具有第3柱状半导体、在所述第3柱状半导体的周围形成的第2栅极绝缘膜和在所述第2栅极绝缘膜的周围形成的第2栅极电极，所述第1选择栅极晶体管和所述第2选择栅极晶体管中的至少一个的沟道区域由与源极区域和漏极区域相反导电型的半导体形成；以及与所述沟道区域连接的接触。2. 根据权利要求l所述的非易失性半导体存储装置，其特征在于，所 迷多个存储器串的各存储器串以所迷第l选择栅极晶体管、所述多个存储 器单元、所述第2选择栅极晶体管的顺序层叠形成。3. 根据权利要求l所述的非易失性半导体存储装置，其特征在于，所 述多个存储器串的所述第1选择栅极晶体管在所述基板上大致垂直地层叠 形成，所述多个存储器单元在所迷第l选择栅极晶体管上层叠形成，所述 第2选择栅极晶体管在所述多个存储器单元上层叠形成。4. 根据权利要求l所述的非易失性半导体存储装置，其特征在于，所 述第2选择栅极晶体管在所述第2栅极电极的周围在到比所述第3柱状半导体的上表面低的位置形成导电型或者反导电型的第1半导体层，在所述第1半导体层上在到比所述第2栅极绝缘膜的上表面高的位置形成与所述 第l半导体层不同的导电型或者反导电型的第2半导体层。5. 根据权利要求4所述的非易失性半导体存储装置，其特征在于，所 迷第2选择栅极晶体管的所述沟道区域与位线电连接。6. 根据权利要求l所述的非易失性半导体存储装置，其特征在于， 所述第1选择栅极晶体管的所述第1柱状半导体在到比所述第1栅极绝缘膜的上端部低的位置形成；所述多个存储器单元的所述笫2柱状半导体在到比所述第1栅极绝缘 膜的下端部低的位置并且比所述第1栅极绝缘膜的上端部低的位置形成。7. 根据权利要求6所述的非易失性半导体存储装置，其特征在于，所 述第l柱状半导体由导电型或者反导电型的半导体形成，所述第2柱状半 导体由与所述第1柱状半导体不同的导电型或者反导电型的半导体形成。...

【专利技术属性】
技术研发人员：远田利之，谷本弘吉，泉田贵土，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]