形成像素单元和集成电路的方法技术

本发明专利技术提供一种具有降低工艺变化敏感度的成像器光电二极管电容器结构。像素单元具有两个串联电容器，其中每个电容器的电容接近外围电容器的电容，以使串联电容器的有效电容小于每个外围电容器的电容。串联电容器连接到浮动扩散（ＦＤ）区，用于在饱和状态期间接收来自ＦＤ区的“剩余”电荷。

【技术实现步骤摘要】

本专利技术一般涉及成像器件，更具体地说，涉及具有串联阵列电容器的互补金属氧化物半导体(CMOS)像素单元。
技术介绍
成像器件，包括电荷耦合器件(CCD)和互补金属氧化物半导体(CMOS)传感器，已广泛使用在光电成像应用中。 示范CMOS成像电路，其工艺步骤以及成像电路中各种CMOS元件功能的详细说明在以下专利中进行了描述，例如授予Rhodes的美国专利No.6,140,630、授予Rhodes的美国专利No.6,376,868、授予Rhodes等人的美国专利No.6,310,366、授予Rhodes的美国专利No.6,326,652、授予Rhodes的美国专利No.6,204,524、授予Rhodes的美国专利No.6,333,205以及美国专利申请公布No.2002/0117690。上述每个专利的公开内容都通过引用结合在本文中。 成像器，例如CMOS成像器，包括像素单元的焦面阵列，每个单元包括光敏器件，例如光门(photogate)、光电导体或叠加在衬底上的光电二极管，用于在衬底的掺杂区中产生光生成的电荷。每个像素单元配有一个读出电路，该电路包括至少一个源跟随器晶体管和行选择晶体管，用于将源跟随器晶体管连接到列输出线。像素单元通常还有一个浮动扩散节点，它连接到源跟随器晶体管的栅极。光敏器件产生的电荷被传送到浮动扩散节点。成像器还可包括转移晶体管，用于将电荷从光敏器件转移到浮动扩散节点；以及复位晶体管，用于在电荷转移前将浮动扩散节点复位到预定的电荷电平。 图1示出了图像传感器例如CMOS成像器的常规像素单元10。像素单元10通常包括光电二极管12，它具有p型区12a和n型区12b，都在p型衬底14中。该像素还包括具有关联栅极16的转移晶体管、在更重掺杂的p型阱20中形成的浮动扩散区18以及具有关联栅极22的复位晶体管。打到光电二极管12的p型区12a表面的光子产生电子，这些电子聚集在光电二极管12的n型区12b。当转移栅极16导通时，因光电二极管12和浮动扩散区18之间存在的电位差，n型区12b中的光生电子就转移到浮动扩散区18。浮动扩散区18连接到源跟随器晶体管24的栅极，其接收由浮动扩散区18暂时存储的电荷，并将电荷转移到行选择晶体管的第一源/漏端子和关联栅极26。当行选择信号RS走高时，光生电荷就转移到列线28，在此再由采样/保持电路和信号处理电路(未示出)处理。 在图1所示的像素单元10的工作中，光电二极管12中累积的电荷通常由转移晶体管栅极16转移到浮动扩散区18。当光电二极管12中累积的电荷达到预定电平时，转移晶体管栅极16被激活。一旦被激活，电荷就从光电二极管12转移到浮动扩散区18。 与图1的像素单元10相关联的一个问题是，浮动扩散区18吸收电荷仅能达到其饱和电平。一旦浮动扩散区18已达到其饱和电平，它对来自光电二极管12的电子就不再有任何反应。光电二极管12中不再能转移到饱和的浮动扩散区18的“剩余”电荷通常被转移到邻近的像素单元，以及它们的相关联电荷收集区。剩余电荷常导致邻近像素单元中的成像滞后和“散焦”。散焦是由于电荷从一个像素单元溢出到下一像素单元而引起的，并可在所得图像中形成亮斑或条纹。 参阅图2，增加像素单元10中浮动扩散区18的存储容量的一个方法是形成电容器34(称为阵列电容器)，将其电连接到浮动扩散区18。示范CMOS成像电路、其工艺步骤以及具有连接到浮动扩散区的电容器的CMOS成像器的功能详细说明在授予Rhodes的美国专利申请公布No.2002/0117690中描述了。上述专利的公开内容通过引用全部结合在本文中。 虽然添加阵列电容器34增加了浮动扩散区18的容量，从而可有更高的饱和极限，但将电容器添加到像素单元上有其自身的缺点。例如，电容器34通常是和外围电容器(形成在像素单元之外的那些)同时形成的。外围电容器是像素单元10外部的采样保持电路的一部分，并用来存储基准(全信号)和每个像素单元10的关联光电二极管12的输出信号。外围电容器通常形成为具有比连接到浮动扩散区18的阵列电容器34所需电容更高的电容。具有高电容的阵列电容器34导致某些问题，包括成像滞后和电荷转移效率低。所以，理想的是，像素单元10中的阵列电容器34应具有低于外围电容器的电容。 但有一些缺点和降低像素单元10中阵列电容器34的电容相关联。例如，降低电容的常规方法包括增加电容器介电层的厚度。但增加介电层厚度也降低了外围电容器中的电容，因为阵列电容器(例如34)和外围电容器是同时形成的。所以，必须采取附加的工艺步骤确保外围电容器的介电层厚度小于阵列电容器34的介电层厚度。 降低阵列电容器34电容的另一方法是定标电容器34。通过减小电容器34的尺寸，电容器的面积(以及电容)也将减小。但尺寸的减小增加了一个阵列电容器与另一阵列电容器(例如另一像素单元的)之间电容的总体变化量，因为在光刻工艺中要保持临界尺寸(CD)控制很难。所以，随着电容器物理尺寸的减小，因光刻和蚀刻工艺造成的CD误差百分比就会增加。结果，所得阵列电容器的电容就各不相同，不能作成相互一致。所以，需要开发一种阵列电容器，用于存储来自浮动扩散区的附加电荷，且与外围电容器相比具有减小的电容。而且，这种阵列电容器应易于制造成具有一致的结果。
技术实现思路
本专利技术解决了上述问题，并公开了一种像素单元，其阵列电容小于外围电容器，易于结合到现有制造技术中，并具有一致的结果。 附图说明 从参阅附图所作的以下详细说明，会更清楚地理解本专利技术的上述特征和优点，附图包括 图1示出常规像素单元； 图2示出第二种常规像素单元； 图3示出按照本专利技术示范实施例构建的像素单元示意图； 图4示出图3像素单元的部分截面图； 图5示出图3像素单元的自上而下的视图； 图6示出图3像素单元的部分截面视图； 图7示出包括按照图3构建的像素单元的CMOS成像器的方框图；以及 图8示出按照本专利技术示范实施例包括图7的CMOS成像器的处理器系统示意图。 具体实施例方式 本文所用的术语“半导体衬底”和“衬底”应理解为包括任何基于半导体的结构。半导体结构应理解为包括硅、硅-绝缘体(SOI)、硅-蓝宝石(SOS)、硅-锗、掺杂和未掺杂半导体、由基半导体底座支持的硅外延层以及其它半导体结构。半导体不必是基于硅的。半导体可以是锗或砷化镓。在以下说明中提到半导体衬底时，可能已使用了之前工艺步骤在基半导体或底座中或其上形成了区或结。 在本文中所用的术语“像素单元”是指包含光敏器件的光电元件单元，用于将光子转换为电信号。为说明起见，在本文附图和说明书中仅示出了单一代表性像素及其形成方式，但通常多个相同像素是同时制造的。所以，以下详细说明不应认为是限制性的。 在以下说明中，为方便起见，针对CMOS成像器对本专利技术作说明，但本专利技术广泛适用于任何成像器单元的任何光敏器件，包括电荷耦合器件(CCD)。参阅图3，图中示出了按照本专利技术示范实施例构建的像素单元100的示意图。 像素单元100有两个阵列电容器34、36，二者电串联。按以下公式，串联有效降低了总体阵列电容 (1) 式中C34表示第一电容器34的电容，C36表示第二电容器36的电容。阵列电容器本文档来自技高网...

【技术保护点】
一种形成像素单元的方法，包括：提供衬底，在所述衬底中形成光敏器件；将电荷收集区连接到所述光敏器件；形成相互串联的至少两个存储电容器；在所述串联电容器和所述电荷收集区之间形成触点，使得所述串联电容器与所述电荷收集区串联。

【技术特征摘要】
US 2003-8-7 10/6355801.一种形成像素单元的方法，包括提供衬底，在所述衬底中形成光敏器件；将电荷收集区连接到所述光敏器件；形成相互串联的至少两个存储电容器；在所述串联电容器和所述电荷收集区之间形成触点，使得所述串联电容器与所述电荷收集区串联。2.如权利要求1所述的方法，其中所述串联电容器之一通过以下步骤形成提供连接到所述触点的第一电极；在所述第一电极之上提供介电层；以及在所述介电层之上提供第二电极。3.如权利要求1所述的方法，还包括在所述电荷收集区与所述串联电容器之间的绝缘层。4.如权利要求3所述的方法，其中在形成在所述绝缘层中的管道中提供所述触点。5.如权利要求4所述的方法，其中通过蚀刻所述绝缘层来形成所述管道。6.如权利要求1所述的方法，其中所述电荷...

【专利技术属性】
技术研发人员：BA麦克卢尔，
申请(专利权)人：普廷数码影像控股公司，
类型：发明
国别省市：KY[开曼群岛]