感测式半导体装置及其制法制造方法及图纸

一种感测式半导体装置及其制法，在一透光载板上形成多条金属线路，以将预先进行薄化、测试（ｃｈｉｐ　ｐｒｏｂｉｎｇ）且在其焊垫上设有导电凸块的多个感测芯片通过该导电凸块而电性连接于该透光载板的金属线路上，接着在各该感测芯片间填充第一介电层，以覆盖该金属线路及感测芯片周围，并在该感测芯片及第一介电层上形成一第二介电层且形成有外露出该金属线路的凹槽，以于该第二介电层上形成多条电性连接至该金属线路的导线，之后沿各该感测芯片间进行切割，以形成多个感测式半导体装置。如此即可避免现有制造过程中，因线路连接处的夹角尖锐而发生线路断裂、从晶圆背面进行切割时因对位误差导致线路电性连接不良与芯片毁损、以及因多次直接溅镀形成线路时所导致制造过程成本增加等问题。

【技术实现步骤摘要】

本专利技术涉及一种感测式半导体装置及其制法，特别是涉及一种晶圆级芯片尺寸封装(Wafer-Level Chip Scale Package, WLCSP)的感测 式半导体装置及其制法。
技术介绍
传统的影像感测式封装件(Image sensor package)主要是将感测 芯片(Sensor chip)接置于一芯片承载件上，并通过焊线加以电性连接 该感测芯片及芯片承载件后，于该感测芯片上方封盖住一玻璃，以供 影像光线能为该感测芯片所撷取。如此，该完成构装的影像感测式封 装件即可供系统厂进行整合至如印刷电路板(PCB)等外部装置上，以供 如数字相机(DSC)、数字摄影机(DV)、光学鼠标、及行动电话等各式电 子产品的应用。同时随着信息传输容量持续扩增，以及电子产品微小化与可携式 的发展趋势，导致一般集成电路的高输入/输出(1/0)、高散热、及尺 寸縮小化的需求更加受到重视，亦促使集成电路的封装型态朝向高电 性及小尺寸的方向演进，因此，业界逐发展出一种晶圆级芯片尺寸封 装(Wafer-Level Chip Scale Package, WLCSP)的感测式半导体装置， 藉以使完成封装的半导体装置仅微大于整合其中的感测芯片尺寸，进 而有效应用于小型化的电子产品中。请参阅图1A至图1H，美国专利US6, 777， 767所公开的感测式半导 体装置及其制法示意图，其主要是提供一具多个感测芯片10的晶圆 10A，以于相邻感测芯片10的焊垫101间利用溅镀方式(sputtering) 形成延伸线路11 (如图1A所示)；再将一玻璃12通过一黏着层13而黏 置于该延伸线路11上(如图IB所示)；接着利用研磨方式薄化该晶圆 10A背面(如图1C所示)；先以刀具对应相邻感测芯片10间切割该晶圆 10A背面，再以电浆蚀刻方式沿先前切割处进行蚀刻以外露出该延伸线路11 (如图ID所示)；利用黏胶14以于该晶圆10A背面黏覆另一玻璃 15及介电层16(如图1E所示)；对应相邻感测芯片10间切割该晶圆10A 背面，以切割通过该延伸线路ll，进而形成一倾斜槽口 17(如图1F所 示)；利用溅镀方式于该倾斜槽口 17表面及对应该倾斜槽口 17附近的 介电层16表面形成金属绕线18，并使该金属绕线18电性连接至该延 伸线路ll(如图1G所示)；之后于该金属绕线18底部植接焊球19，且 沿各该感测芯片10间进行切单作业，以制得晶圆级芯片尺寸封装的感 测式半导体装置(如图1H所示)。但是，在前述的感测式半导体装置中，由于自该晶圆背面形成倾 斜槽口关系，因此在切单作业后该半导体装置侧面是呈现倾斜切角形 态，亦即其垂直剖面呈倒梯形(平面宽度由上逐渐向下縮短)结构，因 而形成于该半导体装置侧面的金属绕线与芯片顶面焊垫的延伸线路连 接处呈锐角接触，而易发生应力集中造成连接处断裂问题，再者，于 制造过程中是从晶圆背部形成倾斜槽口，因不易对正至正确位置，易 造成倾斜槽口的设置位置偏移，导致金属绕线与延伸线路无法连接， 甚至毁损到芯片。另外，其制造过程中需先后利用溅镀方式形成延伸线路及金属绕 线，造成制造过程成本过高问题。再者，于晶圆薄化作业中，由于该晶圆已先黏置于玻璃上，因此 该晶圆中相对各该感测芯片于中央位置的感测区上未设有供接置玻璃 的黏着层，亦即造成此部分的悬空，如此即易因研磨的应力而产生芯 片裂损的问题，因此，该薄化后晶圆的厚度最薄仅能至150um。此外，因该制造过程是直接在晶圆上进行，并未考虑芯片不良品 问题，如此将导致即便该晶圆中具有不良品芯片，仍须持续进行制造， 造成材料浪费及成本增加问题。因此，如何设计一种可避免线路发生断裂问题的晶圆级芯片尺寸 感测式半导体装置及其制法，同时复可避免现有技术中从晶圆背面切 割的对位误差而导致线路电性连接不良及芯片毁损与制造过程成本高 的问题，确为相关领域上所需迫切面对的问题。
技术实现思路
鉴于前述现有技术的缺陷，本专利技术的一目的是提供一种感测式半 导体装置及其制法，从而可避免线路连接处因夹角尖锐发生断裂问题。本专利技术的再一目的是提供一种感测式半导体装置及其制法，从而 可避免现有技术中从晶圆背面切割的对位误差而导致线路电性连接不 良及芯片毁损问题。本专利技术的另一目的是提供一种感测式半导体装置及其制法，以避 免直接溅镀形成线路时所导致制造过程成本增加问题。本专利技术的复一目的是提供一种感测式半导体装置及其制法，可避 免现有技术于晶圆薄化时，因芯片部分相对位置悬空，容易造成芯片 毁损，而无法进一步薄化晶圆问题。本专利技术的又一目的是提供一种感测式半导体装置及其制法，可确 保所使用的芯片为良品芯片。为达到前述及其它目的，本专利技术的感测式半导体装置的制法包括 提供一透光载板及多个感测芯片，该透光载板上形成有多条金属线路， 各该感测芯片具有相对的主动面及非动面，该主动面上设有一感测区， 周围设有多个焊垫，且于该焊垫上形成有导电凸块，以供该些感测芯 片通过该导电凸块而接置并电性连接于该透光载板的金属线路上；于 该透光载板上对应各该感测芯片间填充第一介电层，以包覆该感测芯 片周围及金属线路；于该感测芯片及第一介电层上覆盖一第二介电层， 并于该些感测芯片间的第一及第二介电层处形成凹槽，以外露出该透 光载板上的金属线路；于该第二介电层上形成多条导线，并使该导线 电性连接至外露出该第一及第二介电层的金属线路；以及沿各该感测 芯片间进行切割，以形成多个感测式半导体装置。再者，于本专利技术的另一较佳实施例中，亦可于该透光载板上直接 形成覆盖该感测芯片及金属线路的介电层，以省略第二介电层的制造 过程。此外，复可于该第二介电层及导线上形成拒焊层，并使该拒焊层 形成有开孔以外露出部分导线；以及于该外露的导线上植设导电元件。 亦可于该拒焊层上黏覆一如废芯片(dummy die)或玻璃的强化件，藉以 强化半导体装置强度；亦或于该感测芯片及第一介电层上相对于第二介电层间黏覆一如废芯片(dummy die)或玻璃的强化件，以增加半导体 装置强度，其后再于该些感测芯片间的第二介电层、强化件及第二介 电层处形成外露出透光载板上的金属线路的凹槽，及于该第二介电层 上形成电性连接至该金属线路的导线。另外，于该透光载板与该金属线路间复可形成有缓冲层，以减缓 金属线路应力。前述本专利技术的感测式半导体装置的制法中，该接置于透光载板上 的感测芯片的制造过程包括提供一具有多个感测芯片的晶圆，该晶 圆及感测芯片具有相对的主动面及非主动面，且该感测芯片主动面上 设有一感测区，周围设有多个焊垫；经测试(Chip Probing， CP)确认 各该感测芯片的良窳后，以于该些良好芯片(Good Die)的焊垫上接置 导电凸块；以及薄化该晶圆非主动面及进行切单作业，以形成多个设 有导电凸块的感测芯片。通过前述的制法，本专利技术复揭示一种感测式半导体装置，包括 透光载板；金属线路，形成于该透光载板表面边缘；感测芯片，具有 相对的主动面及非主动面，于该主动面上形成有一感测区与多个焊垫， 且于该焊垫上设有导电凸块，以供该感测芯片通过该导电凸块而接置 于该金属线路上；第一介电层，覆盖该感测芯片侧边；第二介电层， 覆盖于该感测芯片非主动面；以及导线，形成于该第一及第二介电层 上且电性连接至该金本文档来自技高网...

【技术保护点】
一种感测式半导体装置的制法，包括：提供一透光载板及多个感测芯片，其中该透光载板上形成有多条金属线路，各该感测芯片具有相对的主动面及非动面，该主动面上设有一感测区，周围设有多个焊垫，且于该焊垫上形成有导电凸块，以供该些感测芯片通过该导电凸块而接置并电性连接于该透光载板的金属线路上；于该透光载板上对应各该感测芯片间填充第一介电层，以包覆该感测芯片周围及金属线路；于该感测芯片及第一介电层上覆盖第二介电层，并于该些感测芯片间的第一及第二介电层处形成凹槽，以外露出该透光载板上的金属线路；于该第二介电层上形成多条导线，并使该导线电性连接至外露出该第一及第二介电层的金属线路；以及沿各该感测芯片间进行切割，以形成多个感测式半导体装置。

【技术特征摘要】
1.一种感测式半导体装置的制法，包括提供一透光载板及多个感测芯片，其中该透光载板上形成有多条金属线路，各该感测芯片具有相对的主动面及非动面，该主动面上设有一感测区，周围设有多个焊垫，且于该焊垫上形成有导电凸块，以供该些感测芯片通过该导电凸块而接置并电性连接于该透光载板的金属线路上；于该透光载板上对应各该感测芯片间填充第一介电层，以包覆该感测芯片周围及金属线路；于该感测芯片及第一介电层上覆盖第二介电层，并于该些感测芯片间的第一及第二介电层处形成凹槽，以外露出该透光载板上的金属线路；于该第二介电层上形成多条导线，并使该导线电性连接至外露出该第一及第二介电层的金属线路；以及沿各该感测芯片间进行切割，以形成多个感测式半导体装置。2. 根据权利要求1所述的感测式半导体装置的制法，复包括于该 第二介电层及导线上覆盖一拒焊层，并使该拒焊层形成有开孔以外露 出部分导线，从而于该外露的导线上植设导电元件。3. 根据权利要求2所述的感测式半导体装置的制法，复包括于该 拒焊层上黏覆一强化件。4. 根据权利要求1所述的感测式半导体装置的制法，其中，该透 光载板上的金属线路的制造过程包括于该透光载板形成薄导电层；于该薄导电层上覆盖阻层，并使该阻层形成有开口以外露出该部 分薄导电层；通过电镀方式以于该开口中的薄导电层上形成金属线路；以及 移除该阻层及为该阻层所覆盖的薄导电层。5. 根据权利要求1所述的感测式半导体装置的制法，其中，该感 测芯片的制造过程包括-提供一具有多个感测芯片的晶圆，该晶圆及感测芯片具有相对的主动面及非主动面，且该感测芯片主动面上设有一感测区，周围设有多个焊垫；经测试确认各该感测芯片的良窳后，以于该些良好芯片的焊垫上接置导电凸块；以及薄化该晶圆非主动面及进行切单作业，以形成多个设有导电凸块 的感测芯片。6. 根据权利要求1所述的感测式半导体装置的制法，其中，该透 光载板划分有多个载板单元，该多条金属线路即形成于相邻载板单元 间。7. 根据权利要求1所述的感测式半导体装置的制法，其中，该透 光载板上对应各该感测芯片间填充第一介电层，并研磨该第一介电层， 藉以使该感测芯片非主动面与该第一介电层表面齐平。8. 根据权利要求1所述的感测式半导体装置的制法，其中，该导 线通过线路重配置层技术形成于该第二介电层上。9. 根据权利要求1所述的感测式半导体装置的制法，其中，该透 光载板上对应感测芯片的感测区周围预先设置有拦坝结构。10. 根据权利要求1所述的感测式半导体装置的制法，其中，该透 光载板与该金属线路间复形成有缓冲层。11. 根据权利要求l所述的感测式半导体装置的制法，其中，该感 测芯片及第一介电层上黏覆有一强化件，并于该些感测芯片间的第二 介电层、强化件及第一介电层处形成外露出透光载板上的金属线路的 凹槽，以于该第二介电层上形成电性连接至该金属线路的导线。12. —种感测式半导体装置，包括透光载板；金属线路，形成于该透光载板表面边缘；感测芯片，具有相对的主动面及非主动面，于该主动面上形成有 一感测区与多个焊垫，且于该焊垫上设有导电凸块，以供该感测芯片 通过该导电凸块而接置于该金属线路上； 第一介电层，覆盖该感测芯片侧边； 第二介电层，覆盖于该感测芯片非主动面；以及 导线，形成于该第一及第二介电层上且电性连接至该金属线路。13. 根据权利要求12所述的感测式半导体装置，其中，该透光载板与该金属线路间复形成有缓冲层。14. 根据权利要求12所述的感测式半导体装置，其中，该感测芯 片经薄化及测试确认为良好芯片。15. 根据权利要求12所述的感测式半导体装置，其中，该感测芯 片非主动面与该第一介电层表面齐平。16. 根据权利要求12所述的感测式半导体装置，复包括有拒焊 层，形成于该第二介电层及导线上，且该拒焊...

【专利技术属性】
技术研发人员：詹长岳，黄建屏，黄致明，萧承旭，柯俊吉，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：71[中国|台湾]