半导体器件制造技术

所提供的是一种半导体器件，其能够抑制在形成于ＳＯＩ衬底上的细长电路区中产生晶体缺陷。低压晶体管区被多个内部隔离层分成多个子区。为此，例如，即使低压晶体管区非常细长，子区纵向方向上的长度也被减小了。虽然由于元件隔离层与低压晶体管区中的半导体层之间热膨胀或热收缩的差异可能产生这种缺陷，但是该结构能够抑制在低压晶体管区其纵向方向上产生晶体缺陷。

【技术实现步骤摘要】

本专利技术涉及一种其中半导体电路被形成在SOI (绝缘体上半导体)衬底中的半导体器件。更具体地，本专利技术涉及一种其中多个半导体电路在SOI衬底的电路元件区中形成为阵列的半导体器件。
技术介绍
参考图4和图5，将在下文中描述其中半导体电路形成在SOI衬 底中的半导体器件的常规示例，图5是沿着图4的X-X'线提取的示意 性纵向截面图。这里作为示例示出的半导体器件100包括SOI衬底， 其中半导体层113层叠在半导体衬底111上，中间绝缘层112插入在 其间。在半导体层113中，形成多个低压晶体管区121至124作为电路 元件区。在低压晶体管区121至124中，多个半导体电路(未示出) 形成为阵列，所述多个半导体电路的每个都具有相同的功能。因此，低压晶体管区121至124形成为在左右方向上延伸的细长 形状。另外，低压晶体管区121至124排成列以平行于其纵向方向彼 此邻近。如上所述排列的低压晶体管区121至124中的半导体层113形成 为交替排列的n型半导体层和p型半导体层。因此，由奇数参考编号 121和123表示的低压晶体管区每个都由p型半导体形成，在该p型半 导体中半导体电路的一部分由n型晶体管形成。由偶数参考编号122 和124表示的低压晶体管区每个都由n型半导体形成，在该n型半导 体中半导体电路的一部分由p型晶体管形成。换句话说，这些多个n型半导体晶体管和p型半导体晶体管组成半导体电路，以执行某种功如上所述排列的低压晶体管区121至124中的半导体层113形成 为交替排列的n型半导体层和p型半导体层。因此，元件隔离层130 形成为从半导体层113的上表面到中间绝缘层112的上表面。使元件 隔离层130成形，以将低压晶体管区121至124与除低压晶体管区121 至124之外的其它区(在下文中称为外围区)分隔开。例如，元件隔离层130由绝缘膜形成。具体地，该元件隔离层130 可由一层埋在半导体层113中的NSG(未惨杂硅酸盐玻璃)、SOG(旋 涂玻璃)、多晶硅等形成的层膜形成。这种元件隔离层130能够使多 个低压晶体管区121至124彼此绝缘。注意，除了上面提到的低压晶体管区121至124之外，在半导体 器件100中形成矩形的高压晶体管区141至144。矩形的高压晶体管区 141至144也通过元件隔离层130与外围区分隔开。在如上所述的半导体器件100中，例如，驱动器电路的低压部 (low-voltage section)由低压晶体管区121至124中的半导体电路形成。 驱动器电路用于使将要输出的图像数据显示在显示器上。这种驱动器电路执行排列在显示器上的显示像素的矩阵驱动 (matrix drive)。从而，在低压晶体管区121至124中，例如，具有 相同功能且驱动各个显示像素的多个半导体电路形成为阵列。多个半导体电路由晶体管元件或容性元件(未示出)形成。形成 多个半导体电路，以具有相同的结构，以便执行相同的功能。为此， 组成多个半导体电路的半导体晶体管形成为相同的图案(未示出)。然而，除了以上描述的具有相同图案的掩模版图之外，还有具有 彼此镜面反转布置的邻近的图案的掩模版图和具有这些版图的组合的 掩模版图。对半导体器件已经进行了各种建议，其中在如上所述的SOI衬底中形成半导体电路(例如，参见日本专利申请公布No. 2001-015589， Hei 08-204130和Hei 11-274501)。在如上所述的半导体器件100中，其中每个都具有相同功能的半 导体电路排列在细长的低压晶体管区121至124中，以便用作图像数 据的驱动器电路。其中形成n型半导体晶体管的低压晶体管区121和 123和其中形成p型半导体晶体管的低压晶体管区122和124，通过元 件隔离层130彼此绝缘。然而，在热膨胀率或热收縮率方面，由绝缘膜等形成的元件隔离 层130与由半导体形成的低压晶体管区121至124以及外围区中的半 导体层113不同。另外，低压晶体管区121至124的每个都形成为非常细长的形状。 因而，在低压晶体管区121至124的半导体层113与元件隔离层130 之间，纵向方向上的热膨胀或热收縮的差异是相当大的。为此，在半导体器件100的制造过程中，细长的低压晶体管区121 至124在其纵向方向上会具有晶体缺陷，并且这种晶体缺陷会导致P 一N结处的漏电流。
技术实现思路
根据本专利技术的半导体器件，包括SOI衬底，其中半导体层层叠 在半导体衬底上，中间绝缘层插入在其间；电路元件区，其中多个半导体电路在半导体层中形成为阵列，所述多个半导体电路的每个都具有相同功能；绝缘的元件隔离层，具有使电路元件区与外围区分隔开 的形状，并且形成为从半导体层的上表面到中间绝缘层的上表面；和 多个绝缘的内部隔离层，每个都具有将电路元件区分隔成多个子区的 形状，并且形成为从半导体层的上表面到中间绝缘层的上表面。对于这种结构，在根据本专利技术的半导体器件中，电路元件区被多 个内部隔离层分隔成多个子区。因此，例如，即使低压晶体管区非常 细长，子区的纵向方向上的长度也得以减小。尽管由于电路元件区中 的半导体层与内部隔离层之间的热膨胀或热收縮的差异可能产生晶体 缺陷，但是这种结构能够抑制在电路元件区其纵向方向上产生晶体缺 陷。注意，本专利技术的各种构成要素未必是分立的。相反，本专利技术包括下面的情形多个构成要素形成为一个组件；构成要素由多个组件形成； 一个构成要素是另一个构成要素的一部分； 一个构成要素的一部 分与另一个构成要素的一部分重叠等。在本专利技术的半导体器件中，由于电路元件区被多个内部隔离层分 隔成多个子区，所以，例如，即使电路元件区非常细长，在纵向方向 上子区长度也得以减小。虽然由于晶体管元件区中的半导体层与元件 隔离层之间的热膨胀或热收縮的差异会产生晶体缺陷，但是这种结构 能够抑制在电路元件区其纵向方向上产生晶体缺陷。因此，在电路元 件区中能够抑制由晶体缺陷引起的p — n结漏电流的出现。附图说明图1是示出根据本专利技术实施例的半导体器件的平面形状的示意性 平面图。图2是示出根据本专利技术实施例的半导体器件的主要部分的平面形 状的示意性平面图。图3是示出根据本专利技术的修改示例的半导体器件的平面形状的示意性平面图。图4是示出常规半导体器件的平面形状的示意性平面图。图5是示出常规半导体器件的主要部分的内部结构的示意性纵侧剖视图。 具体实施例方式在下文中，将参考图1和图2描述本专利技术的实施例。然而，与上述常规示例相同的部分将用相同的名称表示，并将省略它们的详细描 述。如图l所示，本实施例的半导体器件200包括SOI衬底210;低压晶体管区221至224;元件隔离层231;和多个内部隔离层232。 SOI 衬底210是其上层叠有半导体层211的半导体衬底，所述半导体层211 插入在其间。低压晶体管区221至224是电路元件区，其中，多个半 导体电路201在半导体层211中形成为阵列，所述多个半导体电路201 的每个都具有相同的功能。每个元件隔离层231是绝缘的并且具有使低压晶体管区221至224与外围区分隔开的形状，并且形成为从半导 体层211的上表面到中间绝缘层的上表面。多个内部隔离层232的每 个都是绝缘的，并且具有将低压晶体管区221至224分隔成多个子区 22本文档来自技高网...

【技术保护点】
一种半导体器件，包括：ＳＯＩ衬底，在该ＳＯＩ衬底中半导体层层叠在半导体衬底上，中间绝缘层插入在其间；电路元件区，在该电路元件区中多个半导体电路在所述半导体层中形成为阵列，所述多个半导体电路的每个都具有相同的功能；绝缘的元件隔离层，具有使所述电路元件区与外围区分隔开的形状，并且形成为从所述半导体层的上表面到所述中间绝缘层的上表面；和多个绝缘的内部隔离层，每个都具有将所述电路元件区分隔成多个子区的形状，并且形成为从所述半导体层的上表面到所述中间绝缘层的上表面。

【技术特征摘要】
JP 2007-5-30 2007-143439;JP 2008-4-30 2008-1185041.一种半导体器件，包括SOI衬底，在该SOI衬底中半导体层层叠在半导体衬底上，中间绝缘层插入在其间；电路元件区，在该电路元件区中多个半导体电路在所述半导体层中形成为阵列，所述多个半导体电路的每个都具有相同的功能；绝缘的元件隔离层，具有使所述电路元件区与外围区分隔开的形状，并且形成为从所述半导体层的上表面到所述中间绝缘层的上表面；和多个绝缘的内部隔离层，每个都具有将所述电路元件区分隔成多个子区的形状，并且形成为从所述半导体层的上表面到所述中间绝缘层的上表面。2. 根据权利要求l所述的半导体器件，其中所述多个半导体电路排列成阵列的所述电路元件区形成为细长形 状，并且所述内部隔离层形成在将所述电路元件区在其纵向方向上划分成 多个块的位置处。3. 根据权利要求2所述的半导体器件，其中所述多个半导体电路在所述电路元件区中排列成至少一行，并且 所述内部隔离层形成在将所述多个半导体电路彼此分隔开的位置处。4. 根据权利要求2所述的半导体器件，其中 所述多个半导体电路在所述电路元件区中排列成至少一行，并且 所述内部隔离层形成在将所述多个半导体电路分隔成具有预定数目的半导体电路的组的位...

【专利技术属性】
技术研发人员：伊藤将之，藤原章，井上胜博，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]