叠片电子元件的制造方法技术

本发明专利技术揭示一种叠片电子元件的制造方法，包括：对由形成穿通孔１７ａ、１７ｂ）和内部电极（１１ａ、１１ｂ）后的绝缘材料组成的单元体层（１４ａ、１４ｂ），和由形成由导电材料组成的外电层（１５ａ、１５ｂ）和穿通孔１７ａ后的绝缘材料组成的伪层１６进行层积、压紧，并在进行脱粘合剂处理后，对其进行烧结并作成叠片电容器。由此，因外电层（１５ａ、１５ｂ）自身成为外部端电极，所以能仅在单元体相对的２个端面上极其容易地形成外部端电极。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及。特别涉及仅与内部导体具有共同端面并能容易地形成外部端电极的。近年来，在叠片电子元件中要求比以往更加小型化、高性能化。例如，在叠片电容器中，材料的高介电常数化、层的薄层化是必要的，但在现阶段能见到对于这两方面都存在界限。因此，建议与至今为止的结构(下面，称为横向层积型)不同的纵向层积型的叠片电容器。如图2的侧面剖视图所示，至今为止的横向层积型的叠片电容器20，对在表面上形成内部电极21后的绝缘体层22进行层积，并形成单元体23，在单元体23的两端上涂敷形成交互地与内部电极21导电连接的一对外部端电极24。这种场合，内部电极21的面与外部端电极24的端面为大致垂直的。与此相对，如图3的剖视图所示，纵向层积型的叠片电容器30，对在表面上形成内部电极31的同时形成穿通孔32后的绝缘体层33进行层积，并形成单元体34。此外，在层积方向的两端、即最上端和最下端上涂敷形成一对外部端电极35。这里，通过穿通孔32每隔一层地导电连接内部电极31。通过穿通孔32将最上层的内部电极31连接到一方的外部端电极35上，通过穿通孔32将最下层的内部电极31连接到另一方的外部端电极35上。这种场合，内部电极31的面与外部端电极35的端面为大致平行的。在前者的通常的结构中(横向层积型)，因有必要对于元件体的全部6个面从内部电极21取最少50μm的边缘，所以对固定单元体23的尺寸的场合得到的最大容量由自身加以限制。但是，在后者的纵向层积型的场合，因能直到外部端电极35的端面近旁为止形成内部电极31，所以在相同尺寸的元件体的场合能得到比横向层积型更大的最大容量。另一方面，由于近年来的高频元件的需求增加，要求具有更高的共振频率(f0)的层积电感器。此外，在这种高频元件中，因由于产品的不对称性，共振频率等的安装特性会产生变化，所以依靠标记的识别是必不可缺的。即如图4的侧面剖视图所示，至今为止的横向层积型的叠片电感器40是对在表面形成内部导体41和穿通孔后的绝缘体层42进行层积，利用穿通孔形成螺旋状地导电连接内部导体41后的单元体43，并进而在单元体43的两端上涂敷形成与由螺旋状地连接的内部导体41组成的线圈导体的两端导电连接的一对外部端电极44后的叠片电感器。这种场合，内部电极41的面与外部端电极44的端面为大致垂直的。在安装印刷电路板时，相对于基板，内部导体41的面为平行的场合和垂直的场合，对于内部导体41的基板上的导体图形的影响变化，产生特性不同。因此，必须在元件自身上附以标记以便能认识内部电极面的方向。但是，在元件自身上附以标记的场合，在装配传送和安装时有必要识别标记并进行方向选择，有显著地降低生产性等的不适合情况。因此，在市场上要求没有方向性的对应的高频元件。因此，为了实现这些要求，已知的有在与外部电极端面平行的方向上形成内部电极图形的结构(纵向层积型)(日本特开平8-55726号公报、特开平9-129447号公报等)。如图5的剖视图所示，纵向层积型的叠片电感器50是对在表面形成内部电极51的同时形成穿通孔后的绝缘体层52进行层积，并形成单元体53，并在层积方向的两端上涂敷形成一对外部端电极54后的叠片电感器。这里，通过穿通孔螺旋状地导电连接内部导体51，通过穿通孔分别将由此形成的线圈导体的两端导电连接到外部端电极54上。这种场合，内部导体51的面与外部端电极54的端面为大致平行的。这样的纵向层积型在安装印刷电路板等时，因对于基板而言内部导体51的面总是垂直的，所以对于内部导体51的基板的导体图形的影响不会由于安装状态变化，不会产生特性的不同。但是，在前述的以往的纵向层积型的叠片电容器(参照图3)中，由于在单元体34的端面和端面近旁的4个侧面上形成外部端电极35，在单元体34的侧面形成的外部端电极35和另一电极侧的内部电极31层是重叠的区域，所以在其间会产生杂散电容。因此，内部电极数与实际的容量值的相关性变差，有难于实现所要的设计的问题。另一方面，在前述的以往的纵向层积型的叠片电感器(参照图5)中，与前述的电容器的情况相同，由于外部端电极54的尺寸，在内部导体51和外部端电极54之间发生杂散电容，有使共振频率(f0)降低的问题。由此，为了解决这些问题，正在研究的还有仅在除去单元体34、53的侧面的端面上涂敷外部端电极35、54的方法等。但是，这种方法难于对于外部电极涂敷机的条件设定，容易在单元体34、53和在其上涂敷后的外部端电极35、54之间形成空洞。此外，因产生难于在单元体34、53和外部端电极35、54之间得到高的密接强度等的问题，所以进行稳定的外部电极涂敷是困难的。此外，这种场合的外部端电极的作成，只能用终端连接器等在烧结后的叠片上涂敷导电糊、并进行干燥或者烧结的方法。因此，叠片电子元件的制造的工序前导时间变长。这对于最一般的横向层积结构的层积电容器也是相同的。本专利技术的目的是提供能仅在单元体的端面容易地形成外部端电极的同时，谋得制造工序的简化的。本专利技术的包括具有构成电子元件的内部导体的层积单元体和在与所述单元体的层积结构的上层部分或者下层部分的至少一方相当的单元体端面上形成的外部端电极，将所述电子元件的端子连接到所述外部端电极上，其特征在于，包括下述工序对由在表面形成构成电子元件的内部导体后的绝缘体层组成的单元体层多次进行层积的工序；在所述层积后的单元体层的最上层或者最下层的至少一层上，对由导电体层组成的外部电极层进行层积的工序；和对层积所述单元体层和外部电极层所成的层积体进行烧结的工序，在由这种制造方法制造方的层积元件上，基于所述外部电极层，在所述烧结结束时形成外部端电极。采用这种，则借助于对前述单元体多次进行层积，由在这些单元体层上形成的内部导体，形成电容器或者电感器等的电子元件，并通过穿通孔将该电子元件的端子导电连接到外部电极层上。此外，在烧结前述层积体的时刻，由前述外部电极层形成外部端电极。此外，因前述外部电极层自身是导电的，所以能仅在端面上形成外部端电极。因此，采用前述制造方法，则能仅在单元体端面上容易并且确实地形成外部端电极。此外，因将成为外部端电极的外部电极层层积在成为单元体的单元体层上并形成一体，所以与以往那样在烧结层积体后涂敷并形成外部端电极的场合相比，能可靠地将单元体和外部端电极形成一体。由此，能改善外部端电极和单元体的密接性，同时也能减少空洞的发生等。此外，因仅在单元体的端面上形成外部端电极，在单元体的侧面上不形成外部端电极，所以外部端电极和内部导体之间的杂散电容减小。因此，例如在单元体内形成的电子元件为电容器的场合，容易预测由于设计变更的电容值的变化，在电子元件为电感器的场合，共振频率向高频侧偏移，作为元件能使用在比以往更加高的频率区域。此外，因能全部地省略以往的外部电极形成工序，所以能减少对制造设备的投资，同时能缩短产品制造中所要的时间。此外，借助于仅在单元体端面上形成外部电极，因能减少在安装时向外部端电极的焊锡的隆起，所以能使电路基板上的导体图形的间隔变得狭窄，能成为用于电子设备小型化的有用的方法。本专利技术的，包括具有构成电子元件的内部导体的层积单元体和在与所述单元体的层积结构的上层部分或者下层部分的至少一方相当的单元体端面上形成的外部端电极，将所述电子元件的端子本文档来自技高网...

【技术保护点】
一种叠片电子元件的制造方法，包括具有构成电子元件的内部导体的层积单元体和在与所述单元体的层积结构的上层部分或者下层部分的至少一方相当的单元体端面上形成的外部端电极，将所述电子元件的端子连接到所述外部端电极上，其特征在于，包括下述 工序：对由在表面形成构成电子元件的内部导体后的绝缘体层组成的单元体层多次进行层积的工序；在所述层积后的单元体层的最上层或者最下层的至少一层上，对由导电体层组成的外部电极层进行层积的工序；和对层积所述单元体层和外部电极层所成的层积 体进行烧结的工序，基于所述外部电极层，在所述烧结结束时形成外部端电极。

【技术特征摘要】
JP 1997-12-16 346766/971．一种叠片电子元件的制造方法，包括具有构成电子元件的内部导体的层积单元体和在与所述单元体的层积结构的上层部分或者下层部分的至少一方相当的单元体端面上形成的外部端电极，将所述电子元件的端子连接到所述外部端电极上，其特征在于，包括下述工序对由在表面形成构成电子元件的内部导体后的绝缘体层组成的单元体层多次进行层积的工序；在所述层积后的单元体层的最上层或者最下层的至少一层上，对由导电体层组成的外部电极层进行层积的工序；和对层积所述单元体层和外部电极层所成的层积体进行烧结的工序，基于所述外部电极层，在所述烧结结束时形成外部端电极。2．一种叠片电子元件的制造方法，包括具有构成电子元件的内部导体的层积单元体和在与所述单元体的层积结构的上层部分或者下层部分的至少一方相当的单元体端面上形成的外部端电极，将所述电子元件的端子连接到所述外部端电极上，其特征在于，包括下述工序对由在表面形成构成电子元件的内部导体后的绝缘体层组成的...

【专利技术属性】
技术研发人员：小林一，
申请(专利权)人：太阳诱电株式会社，
类型：发明
国别省市：JP[日本]