一种电子元件定位方法及装置制造方法及图纸

本发明专利技术公开了一种电子元件定位方法，包括如下步骤：对采集的至少两张插件前板图像进行背景建模，获得背景模型的每个像素点的模型；分别计算采集的插件后板图像的每个像素点在所述背景模型上的对应的像素点的k个高斯分布函数下的k个概率值；逐一将所述的k个概率值与一预设的阈值进行比较，并在任一个概率值小于所述阈值时，在所述插件后板图像上将对应的像素点标记为候选元件像素；在所述插件后板图像上连通相邻的候选元件像素，形成至少一个连通区域，以定位所述电子元件。本发明专利技术还公开一种电子元件定位装置。本发明专利技术实现了快速的电子元件定位，提高了电路板检测过程中的标准版式的制作速度。

【技术实现步骤摘要】

本专利技术涉及自动检测领域，尤其涉及一种电子元件定位方法及装置。
技术介绍
自动光学检测是指利用光学成像的方式取得成品的表面状态，并通过影像处理来 检测成品的表面是否存在异物或表面瑕疵。目前，自动光学检测被广泛应用于电路板的质 量检测。检测时，相关的检测装置通过摄像头自动扫描电路板获取图像，提取每个电子元件 的局部图像，并通过图像处理技术，判断电路板上的电子元件是否存在错插、漏插或反插等 缺陷，最后将疑似缺陷的电子元件显示或标记出来，方便查看与检修。 在检测电子元件缺陷之前，需先制作电路板的标准版式，特别地，需要标记电路板 上每个电子元件的位置。现有的方案是采用人工操作的方法在电路板上设置每个电子元件 的位置，但是采用人工操作的方案在电子元件数目较多时，不仅耗时，而且容易出现漏设电 子元件的现象，无法满足使用需求。
技术实现思路
针对上述问题，本专利技术的目的在于提供一种电子元件定位方法及装置，其可快速、 准确的在电路板的图像上定位出所有电子元件的位置。 本专利技术实施例提供了一种电子元件定位方法，包括如下步骤： 对采集的至少两张插件前板图像进行背景建模，获得背景模型的每个像素点的模 型，其中，所述插件前板图像为未插入电子元件的电路板的图像，每个像素点的模型由k个 高斯分布函数组成，k为大于1的整数； 分别计算采集的插件后板图像的每个像素点在所述背景模型上的对应的像素点 的k个高斯分布函数下的k个概率值，其中，所述插件后板图像为插入电子元件的电路板的 图像； 逐一将所述的k个概率值与一预设的阈值进行比较，并在任一个概率值小于所述 阈值时，在所述插件后板图像上将对应的像素点标记为候选元件像素； 在所述插件后板图像上连通相邻的候选元件像素，形成至少一个连通区域，以定 位所述电子元件。 作为上述方案的改进，所述根据高斯混合模型对采集的至少两张插件前板图像进 行背景建模，获得根据背景建模得到的背景模型的每个像素点的模型，包括： 对任一张插件前板图像中的每个像素点建立模型Ρ(χ)，其中，X为所述像素点的灰度值，k为高斯 模型的个数，ω ,，μ ,，C]分别表示第j个高斯模型的权重、均值和协方差； 利用其他插件前板图像上的对应的像素点对已建立的每个像素点的模型的权重、 均值和协方差进行更新，获得更新后的每个像素点的模型P (X)。 作为上述方案的改进，所述分别计算采集的插件后板图像的每个像素点在所述背 景模型上的对应的像素点的k个高斯分布函数下的k个概率值，具体为： 分别计算所述插件后板图像上的每个像素点y在所述背景 模型的对应的像素点的k个高斯分布函数下的概率值Pj(y)，其中， 作为上述方案的改进，所述连通区域为矩形。 作为上述方案的改进，在所述插件后板图像上连通相邻的候选元件像素，形成至 少一个连通区域，以定位所述电子元件所在的区域，包括： 计算所述至少一个连通区域的面积； 判断每个连通区域的面积是否大于预设的面积阈值； 当所述连通区域的面积大于所述面积阈值时，标记所述连通区域为包含有电子元 件的有效区域，以定位所述电子元件；否则，标记所述连通区域为干扰区域。 本专利技术实施例还提供一种电子元件定位装置，包括： 建模单元，用于对采集的至少两张插件前板图像进行背景建模，获得背景模型的 每个像素点的模型，其中，所述插件前板图像为未插入电子元件的电路板的图像，每个像素 点的模型由k个高斯分布函数组成，k为大于1的整数； 概率值计算单元，用于分别计算采集的插件后板图像的每个像素点在所述背景模 型上的对应的像素点的k个高斯分布函数下的k个概率值，其中，所述插件后板图像为插入 电子元件的电路板的图像； 比较单元，用于逐一将所述的k个概率值与一预设的阈值进行比较，并在任一个 概率值小于所述阈值时，在所述插件后板图像上将对应的像素点标记为候选元件像素； 定位单元，用于在所述插件后板图像上连通相邻的候选元件像素，形成至少一个 连通区域，以定位所述电子元件所在的区域。 作为上述方案的改进，所述建模单元包括： 模型建立单元，用于对任一张插件前板图像中的每个像素点建立模型p (X)，其中，X为所述像素点的灰度值，k为高斯 模型的个数，ω ,，μ ,，C]分别表示第j个高斯模型的权重、均值和协方差； 更新单元，用于利用其他插件前板图像上的对应的像素点对已建立的每个像素点 的模型的权重、均值和协方差进行更新，获得更新后的每个像素点的模型。 作为上述方案的改进，所述概率值计算单元具体用于，分别计算所述插件后板图 像上的每个像素点y在所述背景模型的对应的像素点的k个高斯分布函数下的概率值 P_j(y)，其中， 作为上述方案的改进，所述连通区域为矩形。 作为上述方案的改进，所述定位单元包括： 面积计算单元，用于计算所述至少一个连通区域的面积； 判断单元，用于每个连通区域的面积是否大于预设的面积阈值； 标记单元，用于当所述连通区域的面积大于所述面积阈值时，标记所述连通区域 为包含有电子元件的有效区域，以定位所述电子元件；否则，标记所述连接区域为干扰区 域。 本专利技术实施例提供的电子元件定位方法及装置，通过利用高斯混合模型建立背景 模型，再根据所述插件后板图像与所述背景模型的每个像素点进行匹配后，根据匹配的情 况获得候选元件像素，并通过连通相邻的候选元件像素，在插件后板图像定位出电子元件 的位置，从而实现了从所述插件后板图像上快速、准确的定位出电子元件的位置，为后续的 电路板检测提供可靠的标准版式。【附图说明】 为了更清楚地说明本专利技术的技术方案，下面将对实施方式中所需要使用的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施方式，对于本领域普 通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 图1是本专利技术实施例提供的电子元件定位方法的流程图。 图2是本专利技术实施例提供的插件前板的示意图。 图3是本专利技术实施例提供的插件后板的示意图。 图4是本专利技术实施例提供的在所述插件后板图像中定位出电子元件的示意图。 图5是本专利技术实施例提供的电子元件定位装置的流程图。 图6是图5所示的建模单元的结构示意图。 图7是图5所示的定位单元的另一种结构示意图。【具体实施方式】 下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于 本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例，都属于本专利技术保护的范围。 本专利技术实施例提高一种电子元件定位方法及装置，用于通过自动定位的方式定位 出电路板上的所有电子元件的位置。以下分别进行详细描述。 请参阅图1，图1是本专利技术实施例提供的电子元件定位方法的流程图。所述电子元 件定位方法可由电子元件定位装置来执行，并至少包括步骤S101至S104。其中， S101，对采集的至少两张插件前板图像进行背景建模，获得背景模型的每个像素 点的模型，其中，所述插件前板图像为未插入电子元件的电路板的图像，每个像素点的模型 由k个高斯分布函数组成，k为大于1的整数。 请一并参阅图2,在本专利技术实施例中，所述插件前板图像为未插入电子元件的电路 板的图像。其中，所述电子本文档来自技高网...

【技术保护点】
一种电子元件定位方法，其特征在于，包括如下步骤：对采集的至少两张插件前板图像进行背景建模，获得背景模型的每个像素点的模型，其中，所述插件前板图像为未插入电子元件的电路板的图像，每个像素点的模型由k个高斯分布函数组成，k为大于1的整数；分别计算采集的插件后板图像的每个像素点在所述背景模型上的对应的像素点的k个高斯分布函数下的k个概率值，其中，所述插件后板图像为插入电子元件的电路板的图像；逐一将所述的k个概率值与一预设的阈值进行比较，并在任一个概率值小于所述阈值时，在所述插件后板图像上将对应的像素点标记为候选元件像素；在所述插件后板图像上连通相邻的候选元件像素，形成至少一个连通区域，以定位所述电子元件。

【技术特征摘要】

【专利技术属性】
技术研发人员：雷延强，
申请(专利权)人：广州视源电子科技股份有限公司，
类型：发明
国别省市：广东;44