同步半导体存储装置制造方法及图纸

本发明专利技术披露了一种能避免由于寄生电容引起误读出的同步半导体存储装置，它包括用于存储数据的多个存储单元，耦合到所述存储单元上的读出放大器和多个耦合到其上的数据线对。所述数据线沿一个方向延伸以便使所述数据线彼此基本相互平行。所述数据线对包括第一数据线对和置于其间的第二数据线对。所述第二数据线对中的每一对具有一个交点，所述数据线对的每一数据线彼此相交于此点。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及到到一种半导体存储装置，特别是涉及到一种适用于同步DRAM(动态随机存取存储器)的配置。同步DRAM的一个重要特性是它遵循其它通用DRAM的结构并可以使用低压TTL接口以100MHz或更高的频率触发。另外，所述DRAM具有时钟同步型特性并允许流水线操作，从而即使是在一个地址输入和译码的周期期间内也能够传输一个段数据。为了满足这些优良的功能，例如在DRAM内使用将时钟频率分成1/2所获得的一个时钟。因此，可以在不考虑外部时钟输入状态的情况下使用外部时钟频率的一半来同步所述同步DRAM的内部操作。因此，在操作裕度方面，同步DRAM也是相当良好的。同步DRAM以和一个时钟信号同步的方式轮流从相邻数据线对中读取信息并将该信息写入到所述相邻数据线对中。在它的读操作期间的数据线对事先被予充电到VCC-Vt状态(其中VCC电源电位，Vt在每个数据线和提供的电源的电源电位之间连接的晶体管的阈值电压)。一个来自数据连续读出的小电位差ΔV出现在相邻的数据线对之间。在写操作过程中，数据线对中的一个被提供有VCC，同时，另外一个被提供有VSS。当在所述同步DRAM中读操作之前存在一个写操作时，数据线对中的一个被从VSS予充电到VCC-Vt，同时，另一个被从VCC予充电到VCC-Vt。由于在被予充电数据线对中的一个和此时与其相邻的数据线对中的一个之间存在有寄生电容，所以，相应数据线的初始电位被增加到VCC+α。项α表示由于寄生电容的存在所导致耦合的程度。有这种可能性，即即使是此后信息被从一个读出放大器中读出，相邻数据线对之间的电位差也不会变得宽到ΔV，所以，数据将会被错误地输出。根据前述的观点，本专利技术的一个目的就是要提供一种同步半导体存储装置，该装置能够避免由于寄生电容的存在所引起的错误读出。本专利技术的同步半导体存储装置包括多个用于在其中存储数据的存储单元，多个耦合到所述读出放大器上的读出放大器和多对耦合到所述读出放大器上的数据线。所述数据线向一个方向延伸，以便使所述数据线彼此相互平行。所述多对数据线包括第一对数据线和置于所述第一对数据线之间的第二对数据线。所述第二对数据线中的每一个具有一个交叉点，在该交叉点处，该对数据线中的每一个相互交叉。已经简要地示出了当前应用各种专利技术中典型的一个，但是，当前应用的各种专利技术和这些专利技术的结构将根据下面的描述来理解。在本说明书以特别指出和明确要求作为本专利技术主题的权利要求作为结束的同时，通过下面结合附图所做的详细描述，相信本专利技术、本专利技术的目的和特性以及进一步的目的、特性和优点将会变得更加容易理解。附图说明图1示出了根据本专利技术第一实施例的同步DRAM；图2的电路图示出了图1所示的同步DRAM；图3的流程图用于描述图2所示同步DRAM的操作；图4的电路图示出了本专利技术第二实施例的同步DRAM；图5的流程图示出了根据本专利技术第三实施例的同步DRAM；和图6的电路图示出了本专利技术第四实施例的同步DRAM。下面，参考附图详细对本专利技术的最佳实施例进行描述。图1示出了根据本专利技术第一实施例的一个同步DRAM的结构。同步DRAM20具有一定数量的存储单元部分21。读出放大器行22分别被提供在存储单元部分行21之间，在同步DRAM20内，使用两个X译码器部分23和24、四个Y译码器部分25、26、27和28和将要被提供给它们的地址。另外，在已经被分成BLK1到BLK8的8个时钟状态下，使用多个存储单元部分21。图2的电路图示出了图1所示的同步DRAM，并在图1所示基础上做了详细表示。在图2中，示出了两个X译码器(X-DEC)31和32。例如，这两个X译码器31和32构成了如图1所示的一对X译码器部分23。多个字线W分别与X译码器31和32电连接。多个存储单元部分330到331(i整数)分别与电连接到X译码器31输出端的多组字线W电连接。类似的，多个存储单元部分340到341(i正整数)分别与电连接到X译码器32输出端的多组字线W电连接。相应的存储单元部分330到33i和340到34i分别具有多个存储单元并利用它们构成了一个存储单元阵列。包括在所述存储单元部分330到33i和340到34i中的每一个经过比特线BL和BL/被分别连接到多个读出放大器350到35j(j正整数)和360到36j上。例如，存储单元部分330、存储单元部分33i、存储单元部分33i-l、和存储单元部分33i和34i-1被分别电连接到读出放大器350、读出放大器360、读出放大器35j和读出放大器36j。顺便说一下，存储单元部分340到34i也被电连接到未示出的读出放大器上。对应连接到所述装置上的4个NMOS37、38、39和40被电连接到读出放大器350到35j和360到36j上。利用导通和关断这些NMOS37到40分别选择读出放大器350到35j和360到36j。由此，读出放大器350到35j和360到36j被分别经过NMOS 37和38电连接到ODD数据线对41和43和经过NMOS39和40分别电连接到不同于所述ODD数据线对41和43的EVEN数据线对42和44。即，读出放大器350到35j被分别电连接到ODD数据线对41或EVEN数据线对42，同时，读出放大器360到36j被分别电连接到ODD数据线对43或EVEN数据线对44。ODD数据线对41由两个数据线41a和41b组成，而ODD数据线对43由两个数据线43a和43b组成，另外，EVEN数据线对42由两个数据线42a和42b组成，而EVEN数据线对44由两个数据线44a和44b组成。读出放大器的选择和连接控制是根据在分别电连接到NMOS37和38栅极上的ODD列线450n到45jn和分别电连接到NMOS39和40的栅极上的EVEN列线450b和45jb上的信号进行的。图2所示同步DRAM被提供有列译码器460到46j。列译码器460到46j分别被与在频率方面和一个外部时钟Co相同的内部时钟Ci同步地触发，并且分别将被译码的地址提供给它，以便从所述存储单元阵列中选择多个存储单元。用做驱动装置的两组驱动器470a和470b到47ja和47jb分别被电连接到列译码器460到46j的输出端上。这些驱动器的驱动器470a到47ja分别被提供有通过将所述外部时钟Co的频率除以2所获得的时钟CK1，同时，驱动器470b到47jb分别被提供有与时钟CK1频率相同的时钟CK2。但是，两个时钟CK1和CK2彼此相位相差半个周期。驱动器470a到47ja分别被电连接到ODD列线450n到45ja，同时，驱动器470b到47jb的输出端被分别电连接到EVEN列线450b到47jb。在根据这个实施例的同步DRAM中，在EVEN数据线对42和44的中间部分处分别提供了交点50和51。即，数据线42a和42b之间的位置变化是在交点50处进行的。类似的，数据线44a和44b之间的位置变化是在交点51处进行的。其中的每一个都具有所述交点的数据线对和其中的每一个都不具有所述交点的数据线对被以交替顺序安置。图3的波形曲线用于描述图2所示同步DRAM的操作。将结合图3描述图1所示同步DRAM的操作。例如，当希望将信息写入到在存储单元部分331(在图3的周期T5到T6期间内)中的存储单元时，根据一本文档来自技高网...

【技术保护点】
一种同步半导体存储装置，包括：多个用于在其中存储数据的存储单元；多个与所述存储单元耦合的读出放大器；多个耦合到所述读出放大器上的数据线对，所述数据线向一个方向延伸以便使所述数据线基本上相互平行，所述数据线对包括第一数据线对和置于 所述第一数据线对之间的第二数据线对，所述第二数据线对中的每一个具有一个交点，在该交点处，每对数据线中的每一个彼此交叉。

【技术特征摘要】
JP 1996-3-29 76234/961.一种同步半导体存储装置，，包括多个用于在其中存储数据的存储单元。多个与所述存储单元耦合的读出放大器多个耦合到所述读出放大器上的数据线对，所述数据线向一个方向延伸以便使所述数据线基本上相互平行，所述数据线对包括第一数据线对和置于所述第一数据线对之间的第二数据线对，所述第二数据线对中的每一个具有一个交点，在该交点处，每对数据线中的每一个彼此交叉。2.如权利要求1所述的同步半导体存储装置，其中，所述交点被置于所述数据瑕线的中间位置处。3.如权利要求1所述的同步半导体存储装置，其中，所述存储单元被置于第一对数据线的右侧和所述读出放大器被置于所述第一对数据线的左侧。4.如权利要求1所述的同步半导体存储装置，其中，所述读出放大器经过传输晶体管被连接到所述数据线对上。5.一种同步半导体存储装置，包括多个用于在其中存储数据的存储单元；多个耦合到所述存储单元上的读出放大器；多个耦合到所述读出放大器上的数据线对，所述数据线沿一个方向延伸以便使数据线中的每一个基本上彼此平行；多个耦合到所述数据线对上的数据线均衡电路，用于产生数据线均衡信号，当所述数据线对被激活时，该信号的电平被固定到电源电位上；和多个耦合到所述数据线均衡电路上的信号线，和所述信号线沿一个方向延伸并被置于所述数据线对之间，所述数据线均衡信号被提供给所述信号线。6.如权利要求5所述的同步半导体存储装置，其中，所述数据线对包括第一数据线对和置于所述第一数据线对之间的第二数据线对。7.如权利要求6所述的同步半导体存储装置，其中，所述存储单元被置于所述第一数据线对的右侧和所述读出放大器被置于所述第一数据线对的左侧。8.如权利要求6所述的同步半导体存储装置，其中，所述信号线被置于所述第一数据线对的左侧。9.一种同...

【专利技术属性】
技术研发人员：佐谷宪彦，三苫彻哉，
申请(专利权)人：冲电气工业株式会社，
类型：发明
国别省市：JP[日本]