高密度只读记忆体装置制造方法及图纸

一种高密度只读记忆体装置，其为一种具有增强推动能力选择闸的只读记忆体，主要于整个只读记忆体单元基体上盖一薄氧化层，该薄氧化层亦包括有一延伸区，其延伸至设置所述只读记忆体单元基体上下方的选择线，用以形成该具有增强推动能力的选择闸，其中部分不必要的选择闸是利用埋层填掉，以利于只读记忆体更具有弹性，另该薄氧化层延伸区亦可直接挖金属接触区以金属线电联出来，本发明专利技术的装置具有制造控制简单、密度高、速度快的特点。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术有关于一种选择闸增强型的高密度只读记忆体装置，特别是一种可利用一薄氧化层延伸区以形成具增强推动能力的选择闸，并使用该延伸区直接挖金属接触区，再配合埋层填掉不必要的选择闸，而达到制程控制简单，具增强推动能力选择闸的高密度只读记忆体装置。从日常用品至高科技产品，只读记忆体装置已被广泛地使用于各方面，因此如何使只读记忆体达到最佳化，即其制造简单、密度最大，便成许多厂家相继投入改良只读记忆体研究设计的主要目的。习知只读记忆体装置如附图说明图1所示为习知半导体只读记忆体(美国专利，专利号码5,268,861)的布局图，其中只读记忆体单元基体(ROM Cell Matrix)是由WL1、WL2…WLnN条多晶硅(Polysilicon)与SB1，SB2…SBM+1(设有M+1条)M+1条埋层N+(Buried N+)垂直交叉组成N×M的单元基体，并配合BO1、BO2、BE1、BE24条选择线(Select line)，以形成上下选择闸BSO1、BSO2…等，以达到只读记忆体单元基体可依使用者需求加以扩充形成多个记忆区块，然而，该习知半导体只读记忆体存在以下缺点(1)该选择闸BSO1、BSO2由于埋层N+(Buried N+)及选择线(Select line)布局上的限制，其尺寸只能作得跟单元晶体的大小相同，故选择闸BSO1、BSO2的推动力因此无法有效的提高，即其负载无法有效的降低。(2)当选择线BO2被启动时，即选择闸BSO2被打开，其目的在使埋层N+(Buried N+)线SB3与埋层N+线MB1导通，但由于该选择线BO2的启动，却可能造成埋层N+线SB3与埋层N+线SB1的导通，因而误动作造成信号传导的错误。(3)如图所示埋层N+线MB1、MB2、MB3、MB4，皆直接挖金属接触区，以金属线电联出来，然而，由于埋层N+线比一般N+扩散区(N+Diffusion)浅且位于埋层N+上方的氧化层又较薄氧化层(Thin Oxide)厚，故在直接挖金属接触区时，容易造成对基底间的漏电，欲解决此问题，则于制造上需加另一额外的步骤，即预先将欲挖金属接触区的埋层N+打宽并加深，如此于埋层N+直接挖金属接触区时，才不致于造成对基底间的漏电。如此将使得制程变复杂，而制作成本更高。请参阅图2，其为习知具选择线的高密度并联式只读记忆体(台湾专利，申请案号81108348)的布局图，图3为该具选择线的高密度并联式只读记忆体的等效电路图，其主要特征是利用由位于位元线WL’1、WL’2…上下两侧的选择线SL0、SL1所包括一多晶硅延伸区11以形成选择闸ST0、ST1、ST2…，藉以达到高密度目的，然而，该习知具选择线的高密度并联式只读记忆体装置则存在以下缺点(1)单元晶体管读取路径的电阻值，会随著不同单元晶体管的选用而变动。如图4所示，其为习知具选择线的高密度并联式只读记忆体装置的读取路径示意图，其中欲读取单元晶体管T1路径的电阻值约两倍的R值，读取单元晶体管T2路径的电阻值约为四倍的R值，以此类推，而当欲读取单元晶体管Tn时，其读取路径上的电阻值约2nR值，则比前两者单元晶体管T1、T2读取路径的电阻值约两倍及四倍的R值大了许多，于此状况下，则将造成感测放大器10设计上的困难，甚而因制程上的漂移造成误动作，而影响产品合格率。(2)该习知的的具选择线的高密度并联式只读记忆体装置亦利用埋层N+线，直接挖金属接触区，以金属线电联出来故仍存在如同上述习知半导体只读记忆体的缺点(3)，在此不再加以赘述。本专利技术的主要目的在于整个只读记忆体单元基体上盖一薄氧化层(Thinoxide)，该薄氧化层(Thin oxide)并具有延伸区，延伸至设置于该只读记忆体单元基体上下方的选择线，用以形成具增强推动力的选择闸，即该选择闸的尺寸可比单元晶体管大两倍以上即推动力增强两倍以上，而使负载能有效的降低。本专利技术的另一目的，在于利用该薄氧化层延伸区直接挖金属接触区，以金属线电联出来，解决习知只读记忆体利用埋层N+直接挖金属接触区容易造成基底间的漏电，然而为解决此问题必需加一额外的制造步骤，而使得制程变复杂及制作成本增加。本专利技术的再一目的在于以埋层N+填掉不需要的选择闸，以选择所需要的选择闸，如此则该选择可由埋层N+的填法不同而改变，只读记忆体单元基体(ROM Cell Matrix)，更具有弹性。综上所述，本专利技术的最终目的在于提供一种选择闸增强型的高密度只读记忆体装置，其不但解决习知制作只读记忆体装置的缺点，且可作到制程控制简单、密度高、速度快，而具有极高的制造合格率。附图简单说明图1习知半导体只读记忆体的布局图。图2习知具选择线的高密度并联式只读记忆体装置的布局图。图3习知具选择线的高密度并联式只读记忆体装置的等效电路图。图4习知具选择线的高密度并联式只读记忆体装置的读取路径示意图。图5本专利技术选择闸增强型的高密度只读记忆体装置中埋层的布局图。图6本专利技术的选择闸增强型的高密度只读记忆体装置的布局图。图7本专利技术选择闸增强型的高密度只读记忆体装置的等效电路图。图8本专利技术选择闸增强型的高密度只读记忆体装置的读取路径示意图。图9本专利技术选择闸增强型的高密度只读记忆体装置的另一读取路径示意图。图10本专利技术选择闸增强型的高密度只读记忆体装置的再一读取路径示意图。首先，请参阅图5，其为本专利技术选择闸增强型的高密度只读记忆体装置中埋层的布局图。其中T0为一单元晶体管，其是以一横向多晶硅(Polysilicon)字元线(word line)WL1与两纵向埋层N+(Buried N+)位元线(bit line)BL1及BL2垂直交叉而成，其中单元晶体管T0的漏极与源极，位于多晶硅字元线WL1与埋层N+位元线BL1、BL2重叠部分I、II，且该重叠的字元线及位元线部份以氧化层隔离，但该单元晶体管T0的栅极位于多晶硅字元线WL1上III，以此类推，利用一横向多晶硅字元线及两纵向埋层N+位元线垂直交叉则可组成单元晶体管T1、T2、T01、T02…，故本专利技术的只读记忆体单元基体是由一条以上呈横向且相互平行的多晶硅字元线与一条以上呈纵向且相互平行的埋层N+位元线垂直交叉而成。请参阅图6，本专利技术选择闸增强型的高密度只读记忆体装置的布局图，其中只读记忆体单元基体(ROM Cell Matrix)的上下方分别设置有2条与位元线BL1、BL2…相互垂直的选择线S1、S2、S3、S4，以作为只读记忆体区块的选择，藉以达成高密度扩充的目的；另为降低埋层N+位元线的电阻负载，于每相隔一条埋层N+的上层平面即设有一金属导线SB1、VG1、SB2、VG2，另该只读记忆体单元基体上为整个盖上一薄氧化层50(Thin oxide)，薄氧化层50(Thin oxide)亦包括有一延伸区，其主要于每隔一条埋层N+上，即分别向上、下延伸且同一条埋层N+ BL1、BL2、BL3…仅设有一向上或向下的延伸区，并延伸至设置于只读记忆体单元基体上下方的选择线S1、S2、S3、S4用以形成选择闸(Select Gate)SM1、SM2、SM3、SM4，因该薄氧化层延伸区的宽度可比埋层N+的宽度大两倍以上，所形成选择闸SM1、SM2…的尺寸可比单元晶体管T0、T1、T2…大两倍以上，因此其推动力亦可增强为两本文档来自技高网...

【技术保护点】
一种高密度只读记忆体装置，其包括有：（１）字元线，为至少一个呈横向相互平行的多晶硅所构成；（２）位元线，为至少一个呈纵向相互平行的埋层Ｎ＋所构成，并与该字元线垂直交叉而成只读记忆体单元基体；（３）金属导线，设置于每相隔一条埋层Ｎ ＋的上层平面并连结金属接触区；（４）选择线，由多晶硅所构成，并设置于只读记忆体单元基体的上下方，可作为该只读记忆体区块的选择；（５）薄氧化层，覆盖着所述只读记忆体单元基体上；（６）薄氧化层延伸区，于每隔一条埋层Ｎ＋上，分别向上、 下延伸，且该同条埋层Ｎ＋仅设有一向上或向下的延伸区。

【技术特征摘要】
【国外来华专利技术】1.一种高密度只读记忆体装置，其包括有(1)字元线，为至少一个呈横向相互平行的多晶硅所构成；(2)位元线，为至少一个呈纵向相互平行的埋层N+所构成，并与该字元线垂直交叉而成只读记忆体单元基体；(3)金属导线，设置于每相隔一条埋层N+的上层平面并连结金属接触区；(4)选择线，由多晶硅所构成，并设置于只读记忆体单元基体的上下方，可作为该只读记忆体区块的选择；(5)薄氧化层，覆盖着所述只读记忆体单元基体上；(6)薄氧化层延伸区，于每隔一条埋层N+上，分别向上、下...

【专利技术属性】
技术研发人员：吴启勇，陈领，彭钿，
申请(专利权)人：合泰半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]