虚地结构的矩阵存储器制造技术

具有改善的虚地结构和分析电路的矩阵存储器，在读过程中，可以从中通过位线同时读出二个相邻的存储单元（Ｚ↓［ｎ．ｋ］）的信息内容。每一个预先规定用于读的位线（ＢＬ↓［ｎ］）和二个各自行内的相邻的场效应晶体管的漏极端口相连接。源极端口被置于两个不同电位中的某一个上。根据情况，在选择了相关字线的情况下，导通一些场效应晶体管，在位线上获得不同的合成电位，在分析电路中被转换成二进制信号，它代表了被读出的信息。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】
在ROM结构中，通过真实的存储单元的尺寸和通过引线到存储单元的所需空间确定存储单元区域的所需面积，存储单元可以被制成掩膜程序化的晶体管，浮动门单元或者相似的。为了在预先确定单元尺寸的情况下，每个芯片晶面获得增加的存储容量，必须降低引线的所需面积。通过单元区域的所谓虚地结构来实现这个情况，正例如在B.Eitan etal的发表中，在IEEE Electron Device Letters 12中，450～452页(1991)；在IEDM91中的311～314页(1991)，和在1993年VLSITSA中336～338页(1993)描述的。根据诸如在附图6a介绍的示意图中的这种编排，存储晶体管的源极和漏极端位于共同使用的位线(BLn)上。在与图6b的示意图相符合的常规编排中，漏极端位于一个位线上，而源极端位于接地地线上。除其他因素外，读过程的速度主要是通过在存储单元区域的内部实现控制，并且它确定标准的时间常数。阅读存取的持续时间是重要参数之一，它描述一个存储器的品质。为了提高读速度，到目前为止主要采取这样的措施，即，降低存储单元的寄生电容和电阻，或者提高存储晶体管的电流驱动能力。本专利技术的任务是，给出一个矩阵存储器，它在原理上能实现缩短读过程的持续时间。此任务通过具有权利要求1特征的矩阵存储器解决。其它的布置由从属权利要求得出。在按照本专利技术的矩阵存储器中，预先规定一个读出线路，它可能在一个读过程期间，通过一个位线同时分析二个相邻存储单元的信息内容。与此同时通过这个位线，读出被选择字线上的二个相关存储单元的共同节点。这个存储单元如此设计，以致在选择了附属字线的情况下，根据情况，无论存储在单元中的是逻辑“0”还“1”，这个存储单元都被接入。哪一个状态理解为“0”或“1”，这在原则上是可自由决定的。在下面的说明中和在权利要求中，在加上合适的电位情况下，通过附属字线被接入的单元赋予信息“0”。在原理上，一个这样的单元通过一个可以控制的电阻得出，正如通过一个场效应晶体管实现这个电阻，如果在第三端口上加上一个适合的电位，这个电阻值大范围地降低，则在这个电阻第一端口和第二端口之间的一个现存的电位差得到平衡。如果在一个单元内，不存在这样的电阻，或者这个电阻的值没有或没有大范围地降低，则至少在预先规定用于读过程的持续时间保持期间，在第一端口和第二端口上存在的电位差保持不变。此单元的这个信息相当于预先分配在此的一个“1”。如果一个预先规定用于读出的位线和两个在同一单元内相邻的这样电阻的第一端口相连接，并且这些电阻的每个第二端口位于两个彼此不同电压的某一个上，那么在选择连接到这二个电阻的字线情况下，按为此而存在的信息，获得位线上的有区别的合成电位。因此，通过这个位线上当时的电位同时给出二个存储单元的信息。下面借助附附图说明图1至6详细说明本专利技术的矩阵存储器的结构和工作原理。图1示出了一个被选择的实施例的示意图，图2和3示出了用于确定线路中产生电压的图表，图4和5以示意图形式示出了分析电路，图6a和6b示出了在开头时说明的技术情况的编排。在图1的存储单元编排中，编排的列是从左到右上升编号的，编排的行是从上到下上升编号的。此外，一个这样的编排可以在存储单元区域一个任意面上，以一个任意数字开始。用Zn，k的形式标明存储单元，同时，第一个下标(n)标明列的号码或者一个相邻的位线BLn，第二个下标(k)标明行的号码或者一个相邻的字线WLk。在一行中的相邻存储单元Zn，k和Zn+1，k的信息应当通过共同位线BLn读出。如果不存在存储晶体管，或者存在的场效应晶体管具有一个非常高的、通过电路的工作电位(此处为正)VDD而导通的阈值电压，那么存储单元的信息应当相应于逻辑“1”。如果完全存在场效应晶体管，或者用区别于其它晶体管的形式表明一个低的阈值电压，那么存储单元的信息应当相应于逻辑“0”。第一种上述的可能性涉及例如掩膜程序化的ROM，第二种可能性涉及例如EPROM和掩膜程序化的ROM的变化类型。在图1示出的实施例中，实现的总是第二种可能性。存储单元Zn，k的信息内容在下面用二元变量Zn，k表明，它具有0或1的值。在被描述的实施例中，借助一个高的电位代表“1”，这个电位在这里和全部线路的正工作电位VDD是相等的。借助一个低电位代表“0”，这个电位在这里和全部线路的接地地线电位是相等的。当为确定n和确定k读出图1中编辑的存储单元Zn，k和Zn+1，k的信息内容时，它传出电位Vpc上共同的位线BLn给这些单元。在使用n沟道MOS场效应晶体管的情况下，在这些单元中，这个电位Vpc是漏极电位。适合于这个电位的某一值由读过程的以下说明给出。在很多种情况中，这个电位Vpc选择与正的工作电位VDD相同是实用的。对于位线来说，预先规定开关Sn，通过它位线以它的顺序可以轮流和电位Vpc相连接，或者根据时间上的变化可以和二个不同的低电位之一相连接，这里用Vvm和Vgnd标明。在传呼位线BLn(确定n)的情况下，接通开关Sn，pc，所有其余开关Sn+2m，pc，其中m为非0整数，是打开的。为了传递用于分析的读出信息而预先规定的开关Sn+2m，read同样是打开的，其中m为整数。在单元Zn，k中的晶体管的源极端口，通过开关Sn-1，gnd和位线BLn-1与电位Vgnd相连接；在单元Zn+1，k中的晶体管的源极端口通过开关Sn+1，vm和位线BLn+1与电位Vvm相连接。其余的开关Sm+1+2m,gnd，其中m为非-1的整数，和其余的开关Sn+1+2m，vm，其中m为非0整数，例如是打开的。根据尽可能简单的控制存储单元区域的算法和根据损耗功率的对比，正如图1中所介绍的，所位线BLn-1-2m，其中m＝0，1，2，3，4…，通过开关Sn-1-2m，gnd与Vgnd相连接，其中m＝0，1，2，3，4，…；并且所有位线BLn+1+2m，其中m＝0，1，2，3，4，…，通过开关Sn+1+2m，vm，与Vvm相连接，其中m＝0，1，2，3，4，…这是合理的。对于读出单元Zn，k和Zn+1，k来说，这些单元的晶体管的源极端口与Vgnd或与Vvm相连接可是很重要的，同时，这些电位是可以交换的。电位Vvm主要位于Vgnd和VDD之间。优先给出值Vvm＝Vgnd+α(VDD-Vgnd)，其中α最小为0.3，最高为0.6。这个电位Vvm比用于传呼位线而存在的电位Vpc低。预先确定开关S’k，gnd和Sk，vwL，通过它位线WLK总是可以和电位Vgnd或电位VWL相连接。在传呼位线Bln期间，例如接通所有开关S’k，gnd，并且打开所有开关S’k，vwl，以致所有字线处于地电位Vgnd。在传呼位线后，通过确定的被读出单元的k打开开关Sn，pc和S’k，gnd，通过确定的被读出单元的n接通开关Sn，read，通过确定的被读出单元的k接通开关S’k，vwl。因此，在被读出的存储单元中晶体管的栅极端口位于电位Vwl，它主要是与工作电位VDD(这里是正的)相等。为了使具有一个“0”单元中的晶体管导通，至少以相关晶体管的阈值电压的间隔从二个电位Vgnd和Vvm中清除电位VWL，(这里VWL＞Vvm+Vth，0，其中Vth，0是阈值电压，它代表一个逻辑“0”)。根据实际情况，在单元Zn，k本文档来自技高网...

【技术保护点】
具有按行和列排列的存储单元（Ｚ↓［ｎ，ｋ］）的矩阵存储器，其中，这个存储单元被预先规定用于存储一个逻辑“０”或“１”，其中，具有一个第一，一个第二和一个第三端口的可变导电电阻被排列在每一个存储一个逻辑“０”的这个存储单元中，其中 ，所有的这些排列在成偶数编号列中的电阻总是按列排列得到，以致当在这个第一端口上加上一个第一级预先确定的电位（Ｖ↓［ｐｃ］），在这个第二端口上加上一个第二级预先确定的电位（Ｖ↓［ｇｎｄ］）和在这个第三端口上加上一个第三级预先确定的电位（Ｖ↓［ＷＬ］）时，在第一端口和第二端口之间的这个电阻是如此低，以致在一个预先规定用于读过程的时间内，进行平衡在这个第一和这个第二端口之间的电位差，并且以致当在这个第一端口上加上这个第一级预先规定的电位在这个第二端口上加上这个第二级预先规定的电位和在这个第三端口上加上一个第四级预先规定的电位（Ｖ↓［ｇｎｄ］）时，在第一和第二端口之间的这个电阻是如此高，以致基本上在保持这个预先规定用于读过程的时间时，在这个第一端口和这个第二端口之间的电位差保持不变；并且所有这些排列在非偶数编号列中 的电阻总是按列编号得到，以致当在这个第一端口上加上这个第一级预先确定的电位，在这个第二端口上加上一个不同于这个第二级预先确定的电位的第五级预先确定的电位（Ｖ↓［ｖｍ］）和在这个第三端口上加上这个第三级预先规定的电位时，在这个第一和这个第二端口之间的这个电阻是如此低，以致在一个预先规定用于读过程的时间内，进行平衡在这个第一和这个第二端口之间的电位差，并且当在这个第一端口上加上这个第一级预先确定的电位，在这个第二端口上加上这个第五级预先确定的电位和在这个第三端口上加上这个第四级预先确定的电位时，在这个第一和这个第二端口之间的这个电阻是如此高，以致基本上在保持这个预先规定用于读过程的时间时，在这个第一端口和第二端口之间的电位差保持不变。其中存在位线（ＢＬ↓［ｎ］），它总是只与所有这些电阻的第一端口电导通地连接在一 起，或者都是只与所有这些电阻的第二端口电导通地连接在一起，这些电阻排列在这些列的某一列中，其中，在每一个由一个非偶数编号列和一个接下来的成偶数编号列所组成的对上，这些位线之一与这样电阻的所有第一端口连接在一起，这些电阻被排列在这对的列中 ，在每一个由一个成偶数编号列和一个接下来的非偶数编号列所组成的对上，这些位线之一与这样电阻的所有第二端口连接在一起，这些电阻被...

【技术特征摘要】
DE 1996-8-1 19631169.11.具有按行和列排列的存储单元(Zn，k)的矩阵存储器，其中，这个存储单元被预先规定用于存储一个逻辑“0”或“1”，其中，具有一个第一，一个第二和一个第三端口的可变导电电阻被排列在每一个存储一个逻辑“0”的这个存储单元中，其中，所有的这些排列在成偶数编号列中的电阻总是按列排列得到，以致当在这个第一端口上加上一个第一级预先确定的电位(Vpc)，在这个第二端口上加上一个第二级预先确定的电位(Vgnd)和在这个第三端口上加上一个第三级预先确定的电位(VWL)时，在第一端口和第二端口之间的这个电阻是如此低，以致在一个预先规定用于读过程的时间内，进行平衡在这个第一和这个第二端口之间的电位差，并且以致当在这个第一端口上加上这个第一级预先规定的电位在这个第二端口上加上这个第二级预先规定的电位和在这个第三端口上加上一个第四级预先规定的电位(Vgnd)时，在第一和第二端口之间的这个电阻是如此高，以致基本上在保持这个预先规定用于读过程的时间时，在这个第一端口和这个第二端口之间的电位差保持不变；并且所有这些排列在非偶数编号列中的电阻总是按列编号得到，以致当在这个第一端口上加上这个第一级预先确定的电位，在这个第二端口上加上一个不同于这个第二级预先确定的电位的第五级预先确定的电位(Vvm)和在这个第三端口上加上这个第三级预先规定的电位时，在这个第一和这个第二端口之间的这个电阻是如此低，以致在一个预先规定用于读过程的时间内，进行平衡在这个第一和这个第二端口之间的电位差，并且当在这个第一端口上加上这个第一级预先确定的电位，在这个第二端口上加上这个第五级预先确定的电位和在这个第三端口上加上这个第四级预先确定的电位时，在这个第一和这个第二端口之间的这个电阻是如此高，以致基本上在保持这个预先规定用于读过程的时间时，在这个第一端口和第二端口之间的电位差保持不变。其中存在位线(BLn)，它总是只与所有这些电阻的第一端口电导通地连接在一起，或者都是只与所有这些电阻的第二端口电导通地连接在一起，这些电阻排列在这些列的某一列中，其中，在每一个由一个非偶数编号列和一个接下来的成偶数编号列所组成的对上，这些位线之一与这样电阻的所有第一端口连接在一起，这些电阻被排列在这对的列中，在每一个由一个成偶数编号列和一个接下来的非偶数编号列所组成的对上，这些位线之一与这样电阻的所有第二端口连接在一起，这些电阻被排列在这对的列中，其中，存在字线(WLK)，它总是与这样电阻的第三端口电导通地连接在一起，这个电阻被排列在这样单元的某一单元中，其中，预先规定了开关(Sn，pc，Sn，gnd，Sn，vm)，通过它位线与这个第一级、这个第二级和这个第五级预先确定的电位(Vpc，Vgnd，Vvm)是可以如此连接的，即在每一个由一个非偶数编号列和一个接下来的成偶数编号列所组成的对上，这个第一级预先确定的电位可以被加到这些电阻的第一端口上，这些电阻被排列在这对的列中，这个第二级预先确定的电位可以被加到这些电阻的第二端口上，这些电阻被排列在这对的成偶数编号的列中，这个第五级预先确定的电位可以被加到这些电阻的第二端口上，这些电阻被排列在这对的非偶数编号的列中，其中，预先规定了开关(S′k，vwl，S′k，gnd)，通过它这些位线可以和这个第四级预先确定的电位相连接，并且通过它这些位线中的一个可以和这个第三级预先确定的电位相连接，其中，预先规定了其它开关(Sn，read)，通过它一个位线总可以和一个分析电路(...

【专利技术属性】
技术研发人员：R特韦斯，PW巴瑟，M波尔夫，D施密特兰德西德尔，
申请(专利权)人：西门子公司，
类型：发明
国别省市：DE[德国]