【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及记忆体子系统，尤其涉及用于记忆体子系统的写入平准化机制(write levelization mechanism)。
技术介绍
已经设计了各种记忆体子系统架构，使得记忆体控制器所产生的记忆体时钟信号 和数据选通(data strobe ；DQS)信号到达对应的记忆体装置时具有经校准(align)的相 位，以有效地实施读取和写入操作。在双数据率同步动态随机存取记忆体(DDR SDRAM)和 DDR2 SDRAM系统中，信号相位都是校准过的，这至少部分是由于以下事实与该等信号有关 的迹线长度(trace length)是匹配的。由于DDR3 SDRAM系统对于这些信号并没有匹配的 迹线长度，DDR3 SDRAM记忆体架构会包含用来实施写入平准化的机制，以便在记忆体装置 中校准记忆体时钟信号和DQS信号的相位。
技术实现思路
揭示了一种用于在计算系统的一个或更多个记忆体装置处校准时钟信号和一组 选通信号的方法与装置的各种实施方式。在一个实施方式中，记忆体控制器包含被配置 为用于产生时钟信号的时钟产生器，和被配置为用于产生每个选通信号的对应的选通信号 产生器。...
【技术保护点】
一种记忆体控制器，包括： 时钟产生器（１０２），被配置为产生用于记忆体装置（１５０）的时钟信号； 选通信号产生器（１１０），被配置为产生用于该记忆体装置的选通信号；以及 相位恢复引擎（１２０），被配置为接收来自该记忆体装置的错误信号，其中该错误信号针对该选通信号的多个周期中的每一个传输错误指示，该错误指示表示该选通信号相对于该时钟信号的校准，其中该相位恢复引擎包含累加器，该累加器被配置为维护累加值，该累加值取决于对该选通信号的该多个周期的该错误指示； 其中，该选通信号产生器（１１０）被配置为根据该累加值而控制与该选通信号的产生有关的延迟。
【技术特征摘要】
【国外来华专利技术】...
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