ROM电路制造技术

在存储固定长多个数据的ＲＯＭ电路中，当地址数据输入时，以地址数据所对应的一个数据读出的方式，使利用地址数据选择多个存储单元内所存储的数据的构成要素数据被输出。构成各数据的构成要素数据，存储配置成单一行的存储器单元。将地址数据分割成高位地址数据及低位地址，藉由高位地址数据指定单一行。单一的行内的构成要素数据，以低位地址数据连续地指定。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及存储具有字符数据或汉字字形数据等的一定比特长的数据的ROM电路，特别是，涉及可以用低消费电力且高速读出存储的数据的ROM电路。一般而言，ROM电路系具有被配置成2维的多个存储单元，藉由地址信息指定特定的存储单元，使这个特定的存储单元所存储的数据被读出。由于存储单元被配置成2维，所以，地址信息被分成2个地址数据群，藉由2个地址数据群，确定一个存储器号码。图1是先有的ROM电路的方块图。图1所示的ROM电路201，藉由2个地址数据群，指定作为读出对象的存储器号码。ROM电路201由地址缓冲电路202与205，X解码电路203，存储单元阵列电路204，Y解码电路206，Y门电路207，输出控制电路208，及输出缓冲电路209所构成。ROM电路201被输入作为地地信息的地址数据A0～A16。地址缓冲电路202被输入地址数据A0～A16之中的地址数据A3～A16。地址缓冲电中202将输入的地址数据群作为地址数据X，输出到X解码电路203。地址缓冲电路205被输入地址数据A0～A2，A10，A11。地址缓冲电路205，将输入的地址数据群作为地址数据Y，输出到Y解码电路206。X解码电中203将从地址缓冲电路202所输入的地址数据X予以解码，然后生成行选择数据，将其输出到存储单元阵列电路204。存储单元阵列电路204，具有被配置成矩阵状的多个存储单元，将X解码电路203所输入的行选择数据所对应的存储单元上所存储的数据，输出到Y门电路207。Y解码电路206将从地址缓冲电路205所输入的地址数据Y予以解码，然后生成列选择数据，将其输出到Y门电路207。Y门电路207，从存储单元阵列电路204所输出的数据中，使对应Y解码电路206所输出的列选择数据的数据通过，然后供给到输出缓冲电路209。输出控制电路208，依据外部所输入的信号CEB、OE、OEB等，产生输出定时信号，输出到输出缓冲电路209。输出缓冲电路209，当从输出控制电路208有输出许可出来时，将Y门电路207所输出的数据，作为输出数据O0～O7予以输出。即，ROM电路201，在地址数据A0～A16被输入时，将该地址数据解码，然后生成地址数据X，Y，从这些地址数据X，Y所对应的存储器号码的存储单元中，读出数据，将其作为输出地址数据O0～O7，输出到外部。例如，当上述ROM电路201作为存储汉字数据的汉字ROM使用时，如图2所示，将多个字数据(此处，以8比特数据当作1个字数据)组合而构成1个汉字字形数据。即，如图2所示，例如“光”这个汉字，由左右16个及上下16个合计256个点所构成1个字数据相当于横方向(行方向)连续的8个点。所以，为了将相当于1个汉字的汉字字形数据读出，必需要以图3所示的存取顺序，将存储单元阵列电路204所存储的字数据，以32次(32个字的量)读出。在图1所示的汉字ROM电路201，将连续的32个字部分的数据，以预先所设定的矩阵形式、例如图4所示的横方向8个、纵方向4个的矩阵形式，存储于存储单元阵列电路204。所以，当以存取顺序，将字形数据读出时，将以16进制(HEX)所表现的#7的存储单元所存储的字数据读出之后，将#8的存储单元所存储的字数据读出时，不只是横方向，纵方向也读出，而必需将存储单元的存储器号码迁移。又，从#F的存储器单元所存储的字数据读出开始，将#10的存储单元所存储的字数据读出时也同样地，不只是横方向，纵方向也读出，而必需将存储单元的存储器号码迁移。又，在图4中，“←”表示与左侧栏所写入的内容有相同的内容。如以上所述，当读出构成1个汉字字形数据的各字数据时，必需要横方向31次，纵方向3次，使电路全体激活。因此，为了使电路激活，会消费电流，所以与激活的次数成比例，消费电流会增大，这就有问题。又，因为这种激活需要时间，因此有存取时间增大之问题。更者，有多少需要的地址数据的数，就会有构成ROM电路的装置的地址销的根数，这也是一个问题。日本特许公告公报第63-53639号及第1-5397号，揭示可作为汉字ROM使用的ROM电路。但是，这些公报所揭示的ROM电路，当将构成1个汉字字形数据的各字数据予以读出时，与上述先有的ROM电路同样地，必需于横方向31次，纵方向3次，使电路全体激活，因此还是有上述的问题。本专利技术的总目的是提供消除上述问题的改良过的有用的ROM电路。本专利技术的更具体的目的是提供可减低消费电流，而且可以用高速读出数据的ROM电路。本专利技术的其它目的是提供可减低地址销根数的ROM电路。依据本专利技术，存储具有固定长的多个数据，当地址数据被输入时，以数据中的地址数据所对应的1个数据被读出的方式，将以地址数据所选择的多个存储单元内所存储的数据的构成要素数据输出的ROM电路；其特征为构成数据各部分的构成要素数据，被存储于配置成单一行的存储单元，将地址数据分割成高位地址数据及低位地址数据，藉由高位地址数据，指定单一行，藉由低位地址数据连续地指定单一行内的构成要素数据。依据上述专利技术，由于包含于1个数据内的所有构成要素数据，被存储于配置成单一行的存储单元，所以，读出1个数据时，不需要在多行间读出构成要素。因此，使存储单元阵列电路激活的次数被减少，相对的这一部分的消费电流也被减少。又，激活所需的时间也被缩短。在本专利技术的一个实施例中，当晶片激活信号迁移到非激活状态时，保持高位地址数据，藉由该高位地址数据，继续地指定同一固定长数据。藉此，即使晶片激活信号迁移到非激活状态，可以连续地使1个固定长数据所包含的构成要素数据的行在激活状态下予以保持。因此，可以抑制伴随激活的反覆而造成的消费电路增大。又，在其它的实施例中，使当低位地址数据为被预先设定的规定值时所选择的存储单元的字线的配线电阻，比其它的存储单元的字线的配线电阻小。藉此，例如在构成要素数据之中，使存储最先被读出的构成要素数据的存储单元的配线电阻变小，可使其存储单元的激活变快，而可以使作为ROM电路全体的工作速度变快。又，本专利技术的其它实施例中，使当低位地址数据为被事先设定的规定值时所选择的存储单元的通道宽，比其它的存储单元的通道宽大。藉此，例如，在构成要素数据中，使存储最初读出的构成要素数据的存储单元的通道宽变大，而可使其存储单元的激活变快，而可使作为ROM电路全体的动作速度变快。又，依据本专利技术的其它实施例，将存储单元阵列，分割成当低位地址数据为事先所设定规定值时所选择的第1存储器单元阵列，及上述低位地址数据为事先所设定的规定值以外时所选择的第2存储器单元阵列，以使第1存储器单元阵列的读出速度，比第2存储器单元阵列的读出速度快的方式，设定第1及第2存储器单元阵列的各特性。藉此，例如将包含构成要素数据之中最先被读出的构成要素数据予以存储的存储单元的存储单元阵列，作为第1存储器单元阵列，可使ROM电路全体的动作速度变快。又，依据本专利技术的其它实施例，时钟信号与高位地址数据同时被输入，藉由高位地址数据，指定数据中的1个，依据计数时钟信号而得的计数值，连续地指定构成高位地址数据所指定的数据的构成要素数据。藉此，可以将传送低位地址数据的地址线，只换成传送时钟信号的时钟信号线。因此，低位地址数据用的销成为不需要，而也减少了形成这部分ROM电路的装置全体的销根数，装置的封装面积也减本文档来自技高网...

【技术保护点】
一种ＲＯＭ电路，存储具有固定长的多个数据，当地址数据被输入时，以上述数据中的上述地址数据所对应的１个数据被读出的方式，藉由上述地址数据，将被选择的多个存储单元内所存储上述数据的构成要素数据予以输出；其特征在于： 构成上述数据的各部分的构成要素数据，被存储于配列成单１行的存储单元，将上述地址数据，分割成高位地址数据及低位地址数据，藉由高位地址数据指定单一行，藉由低位地址数据，连续地指定单一行内的构成要素数据。

【技术特征摘要】
JP 1996-7-3 192819/961.一种ROM电路，存储具有固定长的多个数据，当地址数据被输入时，以上述数据中的上述地址数据所对应的1个数据被读出的方式，藉由上述地址数据，将被选择的多个存储单元内所存储上述数据的构成要素数据予以输出；其特征在于构成上述数据的各部分的构成要素数据，被存储于配列成单1行的存储单元，将上述地址数据，分割成高位地址数据及低位地址数据，藉由高位地址数据指定单一行，藉由低位地址数据，连续地指定单一行内的构成要素数据。2.根据权利要求1的ROM电路，其特征在于当晶片激活信号迁移到非激活状态时，保持上述高位地址数据，藉由该高位地址数据，继续指定同一固定长数据。3.根据权利要求1或2的ROM电路，其特征在于使当下位地址数据为预先设定的规定值时，所选...

【专利技术属性】
技术研发人员：木久保秀，
申请(专利权)人：株式会社理光，
类型：发明
国别省市：JP[日本]