带有内置行缓冲器的半导体存储器和驱动该存储器的方法技术

本发明专利技术提供一种包括多个子阵列的半导体存储器，其中每个子阵列中包含多个单元（Ｓ），至少一个行缓冲器连接所有子阵列，外部电路与子阵列之间的数据传输通过行缓冲器完成。该半导体存储器中，用于保存已存储于由一条字线选中的子阵列的单元中的数据的一个或多个行缓冲器连接所有子阵列。可减少内部Ｉ／Ｏ总线，半导体芯片尺寸的增加。另外还可以降低生产成本，并可以提高数据传输的速度。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器的(如DRAM、ROM和快速存储器)，特别是涉及一种带有内置行缓冲器的半导体存储器。如附图说明图1所示，传统的带有内置行缓冲器的半导体存储器中通常包括具有256K位容量的子阵列11，以及一个能够存储该子阵列11的单元的16行数据的线行缓冲器12。为每个子阵列11设置行缓冲器12，并连接到公共I/O总线(未示出)。该行缓冲器12保持要从外部周边电路经该公共I/O总线传输到子阵列11的外部数据，以及从子阵列11读出并传输到外部周边电路的外部数据。如上文所述，在传统的半导体存储器中为每个子阵列设置的行缓冲器连接到公共I/O总线。为了实现这种连接，有必要在每个行缓冲器和公共I/O总线之间形成由大量总线构成的内部I/O总线，由于内部I/O总线的存在不可避免地会产生使半导体芯片尺寸变大的问题。如为避免增大半导体芯片的尺寸较大而把内部I/O总线省去，那么有必要在半导体基片上形成三层铝布线层，这又会造成增加生产成本的问题。本专利技术的一个目的在于提供一种带有内置行缓冲器的半导体存储器，这种半导体存储器能够避免增大芯片的尺寸，并可降低生产成本。本专利技术的另一个目的在于提供一种驱动这种半导体存储器的方法。在本专利技术的一个方面中，提供一种包含多个子阵列，而每个子阵列又由多个单元组成的半导体存储器，其特征是，至少一个行缓冲器连接到所有的子阵列，并可通过该行缓冲器实现外部电路与子阵列之间的数据传输。该半导体存储器还可以包括用于表明要处理的数据是否存储于相连的行缓冲器中的状态位。该半导体存储器还可以包括至少一条连接到在单元中分布于第一方向上的单元的栅极的字线，至少一条用于向单元中分布于垂直于第一方向的第二方向上的单元的一个电极提供数据写信号的位线，至少一条用于从分布于第二方向上的单元的另一电极读出数据的地线，以及各个与子阵列相连并用于向位线提供读出放大电流的读出放大器。在本专利技术的另一方面中，提供一种驱动半导体存储器的方法，其中包括如下步骤(a)当外部电路向子阵列发射一存取信号时，向一选中子阵列的选中字线发射一第一信号；(b)把第二信号传输到与被选中子阵列相连的第一读出放大器，以把存储于第一行缓冲器中的数据写入与被选中字线相连的一行单元，或者从与被选中字线相连的一行单元中读出数据存入第一行缓冲器中；(c)对子阵列预充电；(d)把第三信号传输到与被选中子阵列相连的第二读出放大器，以把存储于第二行缓冲器中的数据写入与被选中的字线相连的一行单元，或者从与被选中字线相连的一行单元中读出数据并存入第二行缓冲器中。根据上述半导体存储器，多个用于保持存储于在字线选中的子阵列中的被选中单元中的数据的行缓冲器与所有子阵列相连。因此，有可能减少内部I/O总线，并可以进一步避免由于内部I/O总线的增加而引起芯片尺寸增大。另外，由于不必形成三层铝布线结构，从而可以减少生产成本。另外，由于可以在行缓冲器和外部电路之间进行数据传输，则可以提高数据传输的速度。另外，由于该读出放大器由第一和第二读出放大器组成，而该行缓冲器由上述第一和第二行缓冲器组成，因此通过第一和第二行缓冲器进行的数据传输可以按时间分配进行，从而可以减少半导体芯片的尺寸，并提高数据传输的效率。另外，通过对每个行缓冲器设置用于表明否有数据存于某个行缓冲器中的状态位，可确定地把数据传输到所要的行缓冲器。图1为传统半导体存储器的方框图；图2为根据本专利技术一个最佳实施例的带有内置行缓冲器的半导体存储器的局部方框图；图3为根据本专利技术一个最佳实施例的带有内置行缓冲器的半导体存储器的方框图；图4为说明该半导体存储器的各元件操作过程的时序图。图2为根据本专利技术的一个最佳实施例的半导体存储器的局部方框图。图中所示的半导体存储器中包括一个由MOS晶体管构成的多个按阵列分布的单元并且有32M位容量的子阵列1，一个连接到字线WL的行解码器2，以及位于该子阵列1的相对侧的第一和第二读出放大器(SA)3和4。该第一和第二读出放大器3和4通过位线BL选择单元S-源，并把数据写入该被选中单元S或从所选中的单元S中读取数据。如果有例如1024条位线BL只位于包含多个具有32M位容量的单元S的子阵列1的一侧，则不可避免地使整个半导体存储器芯片的尺寸变大。因此，为避免芯片尺寸的增加，将512条位线BL分别置于子阵列1的相对侧。位于子阵列1的左侧的512条位线BL连接到第一读出放大器3，位于该子阵列1的右侧的512条位线BL连接到第二读出放大器4，这样所有1024条位线BL可以按时间分配来进行选择。当要把数据写入子阵列1中所要的单元时，可以通过字线WL由行解码器2选择所要的单元S，这样被选中单元S的栅极导通。同时第一或第二读出放大器3或4通过位线BL向被选中单元S的源提供电流。结果当要写入的数据为“1”时，在被选中单元S的漏极上积累表示数据“1”的电荷C。另一方面当要写入的数据为“0”时，在被选中单元S的漏极上就不积累电荷，这样数据“0”就存入被选中单元S中。当已把数据按上述方式写入被选中单元S之后，又要把数据从该被选中单元S读出时，把连接到被选中单元S的漏极的地线(未示出)变为“低”电平。结果，已在被选中单元S的漏极积累的电荷C通过地线向读出放大器释放。因此，通过检测所释放的电荷C，可以确信数据“1”已被存入被选中单元S。当数据“0”已写入被选中单元S时，则没有电荷释放到该被选中单元S。因此，通过检测发现没有电荷释放出来，则可以确信数据“0”已存入被选中单元S。图3为根据本实施例的半导体存储器整体的方框图。所示的半导体存储器中包括四个子阵列1A、1B、1C和1D，以及分别与该子阵列1A、1B、1C和1D相连的行解码器2A、2B、2C和2D。第一和第二读出放大器3和4分布于每个子阵列1A、1B、1C和1D的相对侧。该半导体存储器还包括第一行缓冲器5A、5B、5C和5D以及第二行缓冲器6A、6B、6C和6D。每个行缓冲器5A、5B、5C、5D、6A、6B、6C、6D被设计为具有是以保存通过每个子阵列1A、1B、1C和1D的字线WL选中的单元中的一行中的数据的存储容量。通过第一读出放大器3传输的数据存储于第一行缓冲器5A、5B、5C和5D中，而通过第二读出放大器4传输的数据存储于第二行缓冲器6A、6B、6C和6D中。要通过第一读出放大器3写入通过子阵列(例如子阵列1A)的特定字线WL选中的一行单元中的数据被存于第一行缓冲器(例如行缓冲器5A)中。在这种情况下，要通过第二读出放大器4写入通过子阵列1A中的特定字线WL选中的一行单元中的数据被保存于第二行缓冲器6A中。类似地，要通过第一读出放大器3写入由子阵列1B中的特定子线WL选中的一行单元中的数据被保持于例如第一行缓冲器5B中。在这种情况下要通过第二读出放大器4写入由子阵列1B中的特定字线WL选中的一行单元的数据保存于第二行缓冲器6B。下面参照图4说明图3所示的半导体存储器的操作过程。当外部周边电路(未示出)在T1时刻向子阵列1发出一个存取信号ACT(如图4(a)所示)时，则行解码器2在T2时刻响应于该存取信号ACT向子阵列1中被选中字线WL传输一个信号(如图4(b)所示)。然后，在T3时刻，信号RBTL传输到子阵列1的第一读出放大器3。结果，存储于本文档来自技高网...

【技术保护点】
一种半导体存储器中包括多个阵列，在每个子阵列中都包含多个单元（Ｓ）， 其特征在于： 至少一个行缓冲器（５Ａ、５Ｂ、５Ｃ、５Ｄ、６Ａ、６Ｂ、６Ｃ、６Ｄ）连接所有所述的子阵列（１Ａ、１Ｂ、１Ｃ、１Ｄ）， 在外部电路与所述子阵列（１Ａ、１Ｂ、１Ｃ、１Ｄ）之间的数据传输通过所述行缓冲器（５Ａ、５Ｂ、５Ｃ、５Ｄ、６Ａ、６Ｂ、６Ｃ、６Ｄ）来完成。

【技术特征摘要】
JP 1997-9-30 266473/971.一种半导体存储器中包括多个阵列，在每个子阵列中都包含多个单元(S)，其特征在于至少一个行缓冲器(5A、5B、5C、5D、6A、6B、6C、6D)连接所有所述的子阵列(1A、1B、1C、1D)，在外部电路与所述子阵列(1A、1B、1C、1D)之间的数据传输通过所述行缓冲器(5A、5B、5C、5D、6A、6B、6C、6D)来完成。2.如权利要求1所述的半导体存储器，其特征在于其中还包括用于表示是否要被处理的数据存储于一个相连的行缓冲器(5A、5B、5C、5D、6A、6B、6C、6D)中的状态位(9)。3.如权利要求1或2所述的半导体存储器，其特征在于，其中还包括至少一条连接到在所述单元(S)中分布于第一方向上的单元(S)的栅极的字线(WL)；至少一条用于向所述单元(S)中分布于第二方向上的单元(S)的一个电极提供数据写信号的位线(BL)，其中所述第二方向与所述第一方向相垂直；至少一条用于从分布于所述第二方向的单元(S)的另一个所述电极读出数据的地线；多个与每个所述子阵列(1A、1B、1C、1D)相连，用于向所述位线(BL)提供读出放大电流的读出放大器(3,4)。4.如权利要求2所述的半导体存储器，其特征在于，其中还包括第一控制器(7)，当要把数据传输到一个相连行缓冲器(5A、5B、5C、5D、6A、6B、6C、6D)中时如果所述状态位表明要被处理的数据存储于所述相连的行缓冲器(5A、5B、5C、5D、6A、6B、6C、6D)中，则该控制器在把数据传输到所述相连行缓冲器之前把已存储于所述相连的行缓冲器(5A、5B、5C、5D、6A、6B、6C、6D)中的数据传输到相连的子阵列(1A、1B、1C、1D)中。5.如权利要求2或4所述的半导体存储器，其特征在于，其中还包括第二控制器(8)，当要把数据传输到一个相连行缓冲器(5A、5B、5C、5D、6A、6B、6C、6D)中时如果所述状态位表明要被处理的数据存储于所述相连的行缓冲器(5A、5B、5C、5D、6A、6B、6C、6D)中，则该控制器在把数据传输到所述相连行缓冲器之前把已存储于所述相连的行缓冲器(5A、5B、5C、5D、6A、6B、6C、6D)中的数据传输到一个空的行缓冲器。6.如权利要求5所述的半导体存储器，其特征在于，所述的第二控制器(8)的数据读写速度比所述第一控制器(7)的快。7.如权利要求3所述的半导体存储器，其特征在于，每个所述读出放大器(3,4)中包括位于每个所述子阵列(1A、1B、1C、1D)相对侧的第一(3)和第二(4)读出放大器；所述行缓冲器(5A、5B、5C、5D、6A、6B、6C、6D)包括用于保存通过所述第一读出放大器(3)写入所述子阵列(1A、1B、1C、1D)的数据和通过所述第一读出放大器(3)从所述子阵列(1A、1B、1C、1D)...

【专利技术属性】
技术研发人员：福造幸雄，
申请(专利权)人：尔必达存储器股份有限公司，
类型：发明
国别省市：JP[日本]