本发明专利技术提供一种半导体电路装置。具有将输入端公共连接到信号输入端子ＩＮ，彼此为相同的逻辑结构的第一及第二传送系统；构成第一传送系统的晶体管中向第一传送系统的输入值为低电平时截止的晶体管为高阈值，导通的晶体管为低阈值，构成第二传送系统的晶体管中向第二传送系统的输入值为高电平时，截止的晶体管为高阈值，导通侧的晶体管为低阈值，第一及第二传送系统根据控制信号，控制为动作状态和待机状态，具有输出选择部，其接收第一及第二传送系统的输出，在动作时，从输出端子输出来自低阈值的晶体管为导通状态侧的传送系统的输出，在待机时，截止来自输出为不稳定状态的一个传送系统的输出，而从输出端子输出来自输出稳定的传送系统的输出。
【技术实现步骤摘要】
本专利技术涉及半导体集成电路，尤其涉及适用于在低电压化下的高速动作和待机时的亚阈值泄漏的抑制的半导体集成电路。
技术介绍
最近，半导体集成电路中有电源电压进一步低压化的倾向。为了实现低压化、同时进一步进行高速动作，有降低晶体管的阈值的方法，但是这时不能忽略待机时等的亚阈值泄漏。作为该对策，例如在后述的专利文献1中公开了图7所示的结构。参照图7，具备将源极连接到高电位侧电源VDD的P沟道MOS晶体管PM1；和将源极连接到低电位侧电源GND，将漏极与P沟道MOS晶体管PM1的漏极公共连接而成为输出端的N沟道MOS晶体管NM1，在初级(第一级)上备有公共连接P沟道MOS晶体管PM1和N沟道MOS晶体管NM1的栅极，并连接到输入端子IN的CMOS反相器(inverter)。并且，在其后级具备第二级的CMOS反相器(PM2、NM2)、第三级的CMOS反相器(PM3、NM3)，将第四级(最后级)的CMOS反相器(PM4、NM4)的公共漏极连接到输出端子OUT。其中，N沟道MOS晶体管NM1、NM3、P沟道MOS晶体管PM2、PM4为低阈值电压。在图7所示的结构中，在待机时(stand by时)为截止侧中，使用可允许亚阈值泄漏程度的高阈值的晶体管(PM1、NM2、PM3、NM4)，在待机时为导通侧中，使用满足了速度要求的低阈值的晶体管(NM1、PM2、NM3、PM4)。通过在动作时(有效时)，使用导通状态的低阈值的晶体管(NM1、PM2、NM3、PM4)来高速动作，在待机时，截止高阈值的晶体管(使输入端子IN为低电平)，速度要求和待机时的亚阈值泄漏的削减成为可能。即，在输入信号从低电平向高电平的上升沿转移时，低阈值的晶体管(NM1、PM2、NM3、PM4)导通，来自输出端子OUT的输出信号从低电平高速升高到高电平。另外，作为其他高速化的方法，在后述专利文献2中记载了例如图8所示的结构。如图8所示，包括输入到输入端子IN的输入信号从高电平变为低电平的情况下的信号变化高速进行的传送系统1A、输入到输入端子IN的输入信号从低电平变为高电平的情况下的信号变化高速进行的传送系统2A两个路径；和具有将来自这两个传送系统1A、2A的信号作为输入，取得来自信号高速变化侧的传送系统的输出并进行输出的功能(CMOS传输门TG1、TG2)的电路6A；可进行高速动作。图8所示的电路在传送系统1A中，通过变大输入到输入端子IN的输入信号为低电平时为导通状态的晶体管(PM101、NM102)的驱动能力(例如W(栅极宽度)/L(栅极长度)比)，而使输入信号从高电平变为低电平时的信号变化高速。另一方面，在传送系统2A中，通过变大输入到输入端子IN的输入信号为高电平时为导通的晶体管(NM201、PM202)的驱动能力，而使输入信号从低电平变为高电平时的信号变化高速。另外，输出选择部5A具有使输出端子OUT的信号延迟的5级反相器51～55(延迟电路)，将反相器54的输出和反相器55的输出分别连接到CMOS传输门TG1的N沟道MOS晶体管的栅极和P沟道MOS晶体管的栅极，将反相器54的输出和反相器55的输出分别连接到CMOS传输门TG2的P沟道MOS晶体管的栅极和N沟道MOS晶体管的栅极上。CMOS传输门TG1在来自输出端子OUT的输出信号为高电平时为导通状态，CMOS传输门TG2在输出信号为低电平时为导通状态。对于输入信号从低电平向高电平的上升转移，经导通状态的传输门TG2从输出端子OUT输出信号(上升转移)，对于输入信号从高电平向低电平的下降转移，经导通状态的传输门TG1从输出端子OUT输出信号(下降转移)。构成为对于从高电平向低电平高速变化的输入信号，通过延迟电路使输出信号延迟，在INL、INH两者为低电平时，导通串联连接到INH侧的路径的传输门TG2，在两者为高电平时，导通串联连接到INL侧的路径上的传输门TG1。通过该结构，可以仅取得高速变化侧的输入信号(边缘)来输出。进一步，作为通过将两个信号作为输入，仅取得高速变化侧的输入来进行输出，从而可以高速动作的电路，在后述专利文献3中公开了例如图9所示的结构。参照图9，开关控制信号发送部5B具备在高电位侧电源VDD和低电位侧电源GND(地)之间串联连接的两个P沟道MOS晶体管PM81、PM82和两个N沟道MOS晶体管NM81、NM82，将P沟道MOS晶体管PM81和N沟道MOS晶体管NM81的栅极连接到输入端子INF(高速下降)，将P沟道MOS晶体管PM82和N沟道MOS晶体管NM82的栅极连接到输入端子INR(高速上升)。进一步，备有将源极公共连接到高电位侧电源VDD，将栅极分别连接到晶体管PM82和NM82的公共的漏极·节点(M1)和低电位侧电源GND上，并公共连接了漏极的P沟道MOS晶体管PM83、PM84；将源极连接到P沟道MOS晶体管PM83、PM84的公共漏极上，将栅极连接到INF，并将漏极连接到输出端子OUT的P沟道MOS晶体管PM85；将源极公共连接到低电位侧电源GND，将栅极分别连接到晶体管PM82和NM82的公共漏极·节点(M1)和高电位侧电源VDD，并公共连接了漏极的N沟道MOS晶体管NM83、NM84；与将源极连接到N沟道MOS晶体管NM83、N84的公共漏极上，将栅极连接到INR，并将漏极连接到输出端子OUT的N沟道MOS晶体管NM85。这样，开关控制信号发送部5B构成为具备在输入端子INF、INR的两个输入信号的值相等时，将该值反向输出到节点M1；不同时，节点M1为悬浮状态的反相器(PM81、PM82、NM82、NM81)。即，在输入端子INF、INR都为低电平时，P沟道MOS晶体管PM81、PM82为导通状态，N沟道MOS晶体管NM81、NM82为截止状态，节点M1为电源电位VDD(高电平)。这时，由于N沟道MOS晶体管NM83导通，P沟道MOS晶体管PM83截止，N沟道MOS晶体管NM85截止，P沟道MOS晶体管PM85导通，所以从电源VDD经P沟道MOS晶体管PM84、PM85的路径来充电输出端子OUT，输出信号为高电平。另一方面，在输入端子INF、INR都为高电平时，P沟道MOS晶体管PM81、PM82为截止，N沟道MOS晶体管NM81、NM82为导通，节点M1为低电位侧电源电压(低电平)。这时，由于P沟道MOS晶体管PM83导通，N沟道MOS晶体管NM83截止、P沟道MOS晶体管PM85截止，N沟道MOS晶体管NM85导通，所以从输出端子OUT经NM85、NM84的路径，放电输出端子OUT，输出信号为低电平。另外，在输入端子INF、INR分别为低电平、高电平时，P沟道MOS晶体管PM81为导通，P沟道MOS晶体管PM82为截止，N沟道MOS晶体管NM81为截止，N沟道MOS晶体管NM82为导通，节点M1为悬浮状态。在输入端子INF、INR分别为高电平、低电平时，N沟道MOS晶体管NM81为导通，N沟道MOS晶体管NM82为截止，P沟道MOS晶体管PM81为截止，P沟道MOS晶体管OM82为导通，节点M1为悬浮状态。在INF、INR的值不同时，由于输出为悬浮状态，所以为了避免该状态，对于晶体管PM85、NM85分别并联连接有使用了同极性的晶体管本文档来自技高网...
【技术保护点】
一种半导体电路装置，其特征在于，具备： 第一及第二传送系统，其输入端公共连接接收输入信号的信号输入端子，并具有多个晶体管，彼此逻辑结构相同；和 输出选择部，其接收第一及第二传送系统的输出并选择输出； 对于构成所述第一传送系统的所述晶体管，在向所述第一传送系统的输入信号为第一值时，截止的晶体管为相对高的阈值，导通的晶体管为相对低的阈值； 对于构成所述第二传送系统的所述晶体管，在向所述第二传送系统的输入信号为第二值时，截止的晶体管为相对高的阈值，导通的晶体管为相对低的阈值； 所述第一及第二传送系统根据控制信号，设定为动作状态或待机状态； 所述输出选择部，接收所述第一及第二传送系统的输出，在动作状态时，从输出端子输出来自相对低阈值的晶体管为导通状态侧的传送系统的输出，在待机状态时，截止来自输出为不稳定状态的传送系统的输出，并从所述输出端子中输出来自输出稳定的传送系统的输出信号。
【技术特征摘要】
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【专利技术属性】
技术研发人员：阿部一郎，
申请(专利权)人：尔必达存储器股份有限公司，
类型：发明
国别省市：JP[日本]
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