DLL电路和具有该电路的半导体设备制造技术

一种ＤＬＬ电路，包括：延迟电路，其输出第一和第二经过延迟的时钟信号，该时钟信号通过根据控制信号选择的延迟时间延迟参考时钟信号而获得；插值电路，其插值经过延迟的时钟信号之间的相差以输出内部时钟信号；输出电路，其产生预定的信号；伪输出电路，其具有与输出电路同样的传输特性，并输出与该预定信号具有相同相位的反馈时钟信号；相位比较电路，其比较参考时钟信号与反馈时钟信号的相位；延迟控制电路，其在两个相位都相等的方向上控制该控制信号；其中，第二延迟时钟信号的延迟时间比第一延迟时钟信号大等于该参考时钟信号一个周期的值。

【技术实现步骤摘要】
DLL电路和具有该电路的半导体设备狱领域本专利技术涉及一种DLL (延迟锁存环)电路，尤其涉及一种产生具有相对于外 部时钟信号预定的时间差的内部信号的DLL电路和具有该DLL电路的半导体设 备(例如同步半导体设备)。 相关现有技术背景駄近来，作为高速同步半导^^储设备的DDR-SDRAM(双f^率-同步动态随 机存取存储器)l,泛了解。当在DDR-SDRAM中执衍卖操作时，作为输鳩 出数据的DQ信号的每一边缘时序和用于确定捕获输A^出,时序的DQS信 号需要被控制为相对于外部参考时钟具有精确的相位。因此，用于fflii相位控制 产生DQS和DQ信号的DLL电路以该参考时钟信号为基础(例如，参见 JP-2003-91331).用在常规的同步半导^^储设备中的通用DLL电路具有，例如如图10所示 的配置。在图10戶麻出的DLL电路中，外部参考时钟信号CLKffiii输入电路 101输入到延迟电路102，并舰根据由E^控制电路104提供的控制信号C的 延迟时间而被延迟。来自延迟电路102的信号D作为内部时钟信号CLK0 Mil 缓冲器105被输入给DQ输出电路107和DQS输出电路108 。 DQ信号由DQ输 出电路107产生，DQS信号由输出电路108产生，使f辨皮输出到外部。其间， 内部时钟信号CLKO也被输A^合具有与DQ输出电路107和DQS输出电路108 同样传输特性的伪输出电路106，并且具有与DQ和DQS信号同样相位的反馈 时钟信号RCLK被输出。在相位比较电路103中，参考时钟信号CLK和反馈时 争中信号RCLK的相位被比较，并且舰控制电路104在该两个相位相等的方向 上受到控制。这样的配置允许获得与参考时钟信号CLK保持稳定同步的DQ和 DQS信号。但是，/A^卜部输入到DLL电路的参考时钟信号CLK并非一直具有正常的波 形，并且假定在一定时序发生抖动。图11示出了图10的DLL电路的工作波形， 其处于这样一个状态，即抖动发生在参考时钟信号CLK中。如图11所示，参考 时钟信号CLK的上升时间在第四周期EiH时间为A，使得周期与周期之间的抖 动发生在预定的周期和随后的周期之间的周期偏移中。在此影响下，同样的延迟 时间A被传送至信号D1、内部时钟信号CLKO、 DQS和DQ信号的上升时间。 因此，难题在于由于时间A的量而用于捕获输A/^出数据的有效窗口的大小减 小了，相应地，数据锁存失败的可能性增大了。
技术实现思路
本专利技术的一个目的^f共一种DLL电路，当在产生与参考时钟信号同步的预定信号时发生抖动的情形下，能够防止源于该边沿时m扁移的数据锁存，。本专利技术的一个方面是一种锁存电路，包括鹏电路，来自外部的参考时钟 信号输入到其中，iM迟电路输出第一延迟时钟信号，该第一延迟时钟信号iiil 以根据第一控制信号选择的延迟时间延迟戶腿参考时钟信号而获得，并且该延迟 电路输出第二Mifi时钟信号，该第二舰时钟信号M31以根据第二控制信号选择的延迟时间延迟戶;M参考时钟信号而获得；插值电路，其插itFf^第一延迟时钟信号和所述第二延迟时钟信号之间的相位差以输出内部时钟信号；输出电路，其 利用作为时序参考的所述内部时钟信号而产生预定信号，并输出其到外部；伪输出电路，其具有与戶;M输出电路同样的传辦寺性，戶诚内部时钟信号输入到其中， 并且该伪输出电路输出具有与戶;M预定信号相同相位的反馈时钟信号;相位比较电路，其比^^述参考时钟信号的相位与戶腿反馈时钟信号的相位；第一延迟控制电路，，戶;M相位比较电路中比较的两个相位彼此相等的方向上控制所述第 一控制信号；以及第二延迟控制电路，雜戶;^相位比较电路中比较的两个相位 彼此相等的方向上控制戶;M第二控制信号，其中所述第二舰时钟信号受到控制 使得其延迟时间其大于量等于戶;M参考时钟信号一个周期的量。根据本专利技术的DLL电路，当产生与该参考时钟信号同步的预定信号时，通过由该延迟电路延迟该参考时钟信号而获得彼此具有一个周期的延迟时间差值 的两个Eia时钟信号，其间的相位差值| 入，并且aii与i，出电路具有同样 传输特性的伪输出电路而获得反馈时钟信号。然后，比较该参考时钟信号和该反馈时钟信号的相位，根据该比较结果控制第一禾瞎二控制信号增大或减小以便提 供给该延迟电路。舰4顿这样的配置，即使在某个时亥赃该参考时钟信号中发 生抖动，并且其边沿时间变得不同时，该抖动在不同的时亥蟛响该两个延迟时钟信号。因此，iliffl入该两个Eifi时钟信号，相应于抖动的该时间差值M^至'J一半，能够有效地防止M锁存勉。在本专利技术的dll电路中，戶舰延迟电路可以包括多个以多级连接的延迟 元件；第一选择器，其用于响应于戶腿第一控制信号选择性地切换到戶腿多个延迟元件的多个抽头的连接；以及第二选择器，其用于响应于戶;M第二控审瞻号选 择性地切换到戶腿多个延迟元件的多个抽头的连接。在本专利技术的dll电路中，戶;f^延迟电路可以包括第一延迟电路，戶腿参考时钟信号输入到其中，織一M电路输出戶;M第一舰时钟信号，该第一延 迟时钟信号通过以根据第一控制信号选择的延迟时间延迟所述参考时钟信号而获得；以麟二延迟电路，戶;f^第一舰时钟信号输入到其中，该第二延迟电路 输出戶; ^第二延迟时钟信号，该第二延迟时钟信号M:以根据第二控制信号选择的延迟时间延迟M^第一延迟时钟信号而获得。在本专利技术的dll电路中，戶腿第一舰电路可以包括多个以多级连接的延迟元件，和用于响应于戶;f^第一控制信号选择性地切换到连接戶服多个延迟元 件的多个抽头的选择器，并且戶;M第二延迟电路包括多个以多级连接的延迟元 件，和用于响应于戶腐第二控制信号选择性地切换到连接戶腿多个延迟元件的多 个抽头的选择器。在本专利技术的dll电路中，戶;M^i值电路可以控制根据戶;M第一延迟时钟信 号和所述第二EM时钟信号而从输出结点引出的电流，并JB作以平均戶;M第一 延迟时钟信号的边沿时间和戶;M第二延迟时钟信号的边沿时间。在本专利技术的dll电路中，戶;f^t值电路可以包括第一插值单元，用于插入所述第一延迟时钟信号和所述第二延迟信号的上升沿之间的时间差值;第二插值单元，用于插入^M第一EiK时钟信号和所述第二延迟信号下降沿之间的时间差值；和多路复用器，用于混合并输出戶;M第一插值单元和戶腐第二插值单元的 输出信号。本专利技术的半导体设备可以包括戶，dll电路。在本专利技术的半导体设备中，由戶;M输出电路产生的预定信号是包括存储器阵列的输A/tf出^的信号，并且是确定捕获iMA/ir出,时刻的信号。在本专利技术的半导体设备中，在戶脱存储器阵列的自动更新中，戶;M第一延迟 时钟信号的延迟时间和戶腿第二舰时钟信号的舰时间分别受至糊整。本专利技术的半导体还可以包括当接通电源时控制锁存操作的锁，制装置，其 控制锁存操作从所述第一延迟时钟信号的延迟时间和所述第二延时时钟信号的 舰时间彼此相等的状态开始，并且在以等于0M参考时钟信号的一个周期的量 强制增大所述第二鹏时钟信号的舰时间之后，切换到正常相位控制。如上所述，根据本专利技术，当禾佣参考时钟信号执行相位控制时，具有一个周 期的延迟时间差值的两个延迟信号被插入。并且当在某个周期包括抖动的该参考 时钟信号被输入时，对于该两个鹏时钟信号该抖动出现在本文档来自技高网...

【技术保护点】
一种ＤＬＬ电路，包括：延迟电路，来自外部的参考时钟信号输入到其中，该延迟电路输出第一延迟时钟信号，该第一延迟时钟信号通过以根据第一控制信号选择的延迟时间延迟所述参考时钟信号而获得，并且该延迟电路输出第二延迟时钟信号，该第二延迟时钟信号通过以根据第二控制信号选择的延迟时间延迟所述参考时钟信号而获得；插值电路，其插值所述第一延迟时钟信号和所述第二延迟时钟信号之间的相位差以输出内部时钟信号；输出电路，其利用作为时序参考的所述内部时钟信号而产生预定信号，并输出所述预定信号到外部；伪输出电路，其具有与所述输出电路同样的传输特性，所述内部时钟信号输入到其中，并且该伪输出电路输出具有与所述预定信号相同相位的反馈时钟信号；相位比较电路，其比较所述参考时钟信号的相位与所述反馈时钟信号的相位；第一延迟控制电路，其在所述相位比较电路中比较的两个相位彼此相等的方向上控制所述第一控制信号；以及第二延迟控制电路，其在所述相位比较电路中比较的两个相位彼此相等的方向上控制所述第二控制信号，其中所述第二延迟时钟信号受到控制使得其延迟时间以等于所述参考时钟信号一个周期的量大于所述第一延迟时钟信号的延迟时间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：高井康浩，
申请(专利权)人：尔必达存储器股份有限公司，
类型：发明
国别省市：JP[]