【技术实现步骤摘要】
本专利技术涉及存储器件，更具体来说，涉及用于将信息写入和读出存储器件的方法和电路。
技术介绍
计算机设计人员在不断地寻找允许设计更快的计算机的更快的存储器件。对计算机运行速度的一个重要限制是在处理器与存储器电路之间传送数据所需的时间，诸如读数据传送或写数据传送。诸如动态随机存储器(DRAMs)、同步动态随机存储器(SDRAMs)、快闪存储器等的存储器件，一般包括在一个或多个阵列中排列的大量的存储单元(cells)，每个阵列由行和列组成。每个存储单元提供一个处理器能在其中存储和检索1个数据位(bit)的位置，有时被称作存储器位或m-位。处理器在存储单元内存取数据的速度越快，则其用数据进行运算或执行程序的速度就能越快。图1部分地表示一个典型的计算机系统体系结构。中央处理单元(CPU)或处理器10与处理器总线12相连，后者又连接到一个系统控制器或存储器控制器14。存储器控制器14可以连接到一个扩展总线16。存储器控制器14在处理器10与存储器件18之间起着接口电路的作用。处理器10发出的命令和地址，由存储器控制器14接收并翻译。存储器控制器14把所翻译的命令信号施加到...
【技术保护点】
一种存储器件，包含：多个存储单元阵列；和用于从所述存储单元读出信息和向所述存储单元写入信息的外围设备，所述外围设备包含：响应地址信息的第一部分而标识一个地址的解码电路，所述解码电路进一步响应该地址信息的第二部分而标识 一个次序；用于传送该地址信息的至少一位的地址定序器；和响应所述地址定序器的定序器电路。
【技术特征摘要】
US 2001-12-7 10/008,7101.一种存储器件，包含多个存储单元阵列；和用于从所述存储单元读出信息和向所述存储单元写入信息的外围设备，所述外围设备包含响应地址信息的第一部分而标识一个地址的解码电路，所述解码电路进一步响应该地址信息的第二部分而标识一个次序；用于传送该地址信息的至少一位的地址定序器；和响应所述地址定序器的定序器电路。2.权利要求1的存储器，其中，所述定序器电路包含一个读定序器电路。3.权利要求2的存储器，另外包含一个响应所述地址定序器的写定序器电路。4.权利要求1的存储器，其中，所述地址定序器传送CA0、CA1和CA2列地址位的至少两个。5.权利要求1的存储器，其中，所述解码电路响应列地址位CA3至CAi以标识一个地址，并且响应列地址位CA0至CA2的至少一个以标识一个次序。6.权利要求1的存储器，其中，所述存储器件包括DRAM。7.一种存储器件，包含多个存储单元阵列；和用于从所述存储单元读出信息和向所述存储单元写入信息的多个外围设备，所述外围设备包含用于响应地址信息的第一部分而标识一个要被读的字的解码电路，所述解码电路进一步响应该地址信息的第二部分而标识所述字的各部分被读的次序；用于传送该地址信息的至少一位的地址定序器；和用于响应所述地址定序器而为从所述多个阵列接收的位定序的读定序器。8.权利要求7的存储器，其中，所述地址定序器传送CA0、CA1和CA2列地址位的至少两个。9.权利要求7的存储器，其中，所述解码电路响应列地址位CA3至CAi以标识该被读的字，并且响应列地址位CA0至CA2的至少一个以标识所述字的各部分被预取的次序。10.权利要求9的存储器，其中，所述字按n位字节预取，n等于4位。11.权利要求7的存储器，另外包含一个响应所述地址定序器的写定序器电路。12.权利要求7的存储器，其中，所述存储器件包括DRAM。13.一个系统，包含处理器；响应所述处理器的存储器控制器；互连所述处理器与所述存储器控制器的第一总线；多个存储器件；和用于互连所述存储器控制器与所述多个存储器件的第二总线，每个存储器件包含多个存储单元阵列；和用于从所述存储单元读出信息和向所述存储单元写入信息的多个外围设备，所述外围设备包含用于响应地址信息的第一部分而标识一个地址的解码电路，所述解码电路进一步响应该地址信息的第二部分而标识一个次序；用于传送该地址信息的至少一位的地址定序器；和用于响应所述地址定序器的定序器电路。14.权利要求13的系统，其中，所述定序器电路包含一个读定序器电路。15.权利要求14的系统，另外包含一个响应所...
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