写入或读出信息的存储器件、方法和系统技术方案

一种存储器件包含多个存储单元阵列和用于从所述存储单元读出信息和向所述存储单元写入信息的外围设备。外围设备包含响应地址信息的第一部分而标识一个地址并进一步响应该地址信息的第二部分而标识一个次序的解码电路。该地址可以是个读地址或写地址，该次序分别可以是读数据或写数据的次序。外围设备也可包括一个读写序器电路，或者既包括一个写定序器电路又包括一个读定序器电路，用于响应地址信息的另一个部分，按照可能的具体情况对要写或读出的位重新排序。必要的地址信息被一个地址定序器输送到定序器电路。也公开了操作这样一个存储器件的方法。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及存储器件，更具体来说，涉及用于将信息写入和读出存储器件的方法和电路。
技术介绍
计算机设计人员在不断地寻找允许设计更快的计算机的更快的存储器件。对计算机运行速度的一个重要限制是在处理器与存储器电路之间传送数据所需的时间，诸如读数据传送或写数据传送。诸如动态随机存储器(DRAMs)、同步动态随机存储器(SDRAMs)、快闪存储器等的存储器件，一般包括在一个或多个阵列中排列的大量的存储单元(cells)，每个阵列由行和列组成。每个存储单元提供一个处理器能在其中存储和检索1个数据位(bit)的位置，有时被称作存储器位或m-位。处理器在存储单元内存取数据的速度越快，则其用数据进行运算或执行程序的速度就能越快。图1部分地表示一个典型的计算机系统体系结构。中央处理单元(CPU)或处理器10与处理器总线12相连，后者又连接到一个系统控制器或存储器控制器14。存储器控制器14可以连接到一个扩展总线16。存储器控制器14在处理器10与存储器件18之间起着接口电路的作用。处理器10发出的命令和地址，由存储器控制器14接收并翻译。存储器控制器14把所翻译的命令信号施加到通往存储器件18的多个命令线20上，将把所翻译的地址施加到通往存储器件18的多个地址线22上。这些命令信号在所属
中是众所周知的，就DRAM而言，命令信号包括RAS(行地址选通)、CAS(列地址选通)、WE(写允许)、OE(输出允许)等等。在CLK线24上也提供一个时钟信号。对应于处理器发出的命令和地址，数据在控制器14与存储器18之间经数据通路线26被传送。存在着使诸如DRAM存储器18的存储器件能在外部设备面前显得运行速度快于存储器件从阵列中检索数据的时间的方法。这些方法包括操作的流水线方法和预取方法。流水线方法将内部处理划分成若干阶段，顺序地通过每个阶段处理有关一个数据单元的信息。在每个阶段中的处理是并行地执行的，使得数据从器件(device)被输出的速度能大于数据从阵列中被检索的速度。在预取方法中，所有内部处理都是并行地执行的，在输入/输出部分进行并行到串行的转换。流水线和预取这两种方法都能被用来支持—例如一种突发串操作方式(a burst mode of operation)。突发串操作方式是这样一种操作方式，其中向存储器件提供一个数据串的起始地址。然后用一个时钟信号分别同步地输出或输入要被读出或写入存储器的数据串。在历史上，同步DRAMs既支持过交替的(interleaved)突发串操作方式又支持过顺序的突发串操作方式。采用8位外部预取和支持4位或8位内部预取的功能的高级DRAM技术标准正在被制订中。如果采用4位预取，顺序的读或写跨越边界，因此难以实现，如下表即表1所示。表1起始地址内部位 内部位001234567112345670223456701334567012445670123556701234667012345770123456从表1中可见，除起始地址0和4外，如果没有8位内部字符组(burst)、不增加成本或没有双重预取，顺序突发串(burst)就不能被执行，这就增加延迟。现有的交替的突发串操作方式支持一个4位内部预取，但是有些应用仍然顺序类型的访问突发串(access burst)方式。一种解决方案是总是在变址(index)0处开始读突发串(read burst)并按次序通过数据(sequence through data)。该解决方案仅当在变址0处存储的字是下一个关键字时才是可接受的。如果该关键字被变址(indexed)在任何其它位置，则延迟就被引入。因此，需要一种用于使得对新体系结构既能用8位又能用4位内部预取、而又不向该新体系结构增加成本或延迟的方法和设备。
技术实现思路
本专利技术涉及一种包含多个存储单元阵列的存储器件和用于从存储单元读出信息和向存储单元写入信息的外围设备。外围设备包括一个响应地址信息的第一部分而标识一个地址且进一步响应该地址信息的第二部分而标识一个次序(order)的解码电路。地址可以是个读地址或者写地址，次序分别可以是读数据或写数据的次序。本专利技术也包括一个读定序器(sequencer)电路，或者既包括一个写定序器电路又包括一个读定序器电路，用于响应地址信息的另一个部分，按照可能的具体情况对要写到存储器的或从存储器读出的位重新排序。必要的地址信息被一个地址定序器输送到定序器电路。本专利技术也涉及一种在至少两个预取操作中—其中预取操作的次序由一个地址位控制—从一个存储器阵列中读一个字或者在该地址位的控制下写一个有两个n位字节的字的方法。在本专利技术的一个实现中，新的突发串序列(burst sequence)例如把一个8位突发串分裂成两个4位突发串，每个突发串序列内有一个顺序的交错(sequential interleave)。这使得在该8位突发串被要求从存储器件输出之前能将每一个4位突发串从存储器阵列输出。要实现这个操作，最高有效(most significant)列地址位(例如CA3-Cai)标识哪个8位突发串被选择。可以将这些地址位称作地址信息的第一部分。被称作地址信息的第二部分的地址位CA2，标识这两个4位突发串的哪一个首先被从存储器阵列中提取。然后可以用CA0和CA1来标识被预取的4位的哪一位要被首先表明，其余的3位从该第一位起按顺序的次序被输出。本专利技术允许顺序类型的交替(interleaves)用于要求它们的应用，并在不向系统增加任何延迟的情况下提供首先对最关键的字的访问。这些和其它的优点和好处，将在以下对最佳实施例的详细说明中变得明显。附图说明为了本专利技术容易被理解、容易被实施，现在将结合为了阐释而非限制的以下各附图，说明本专利技术。附图中 图1是一个计算机系统体系结构的功能框图；图2是一个用于实现本专利技术的体系结构的简化框图；图3A和3B分别是比较一个4位预取与一个8位预取的时序图；和图4是本专利技术可以在其中被应用的一个计算机系统的简化框图。具体实施例方式高级DRAM技术(ADT)规定8位的外部预取并支持4位或8位的内部预取。典型的DRAMs支持顺序的突发串操作方式和交替的突发串操作方式。然而，顺序的交替与具有双倍频的(double pumped)4位内部预取DRAM体系结构的DRAM是不兼容的。本专利技术考虑到一种新的突发串定序序列，以支持用于要求一种类顺序的(sequential-like)突发串序列的应用的多重内部预取体系结构。本专利技术允许顺序类型的交替用于要求它们的应用，并提供首先对最关键的字的访问。现在转至图2，图2表示一个能够实现本专利技术的DRAM的体系结构的简化框图。DRAM存储器件29包含一个响应命令总线或命令线以及地址总线或地址线的命令/地址输入缓冲器30。命令解码器与定序器32和地址定序器34各自响应命令/地址输入缓冲器30。簇(bank)地址解码器36响应地址定序器34，而簇控制逻辑38响应簇地址解码器36。一系列的行锁存器/解码器/驱动器40响应簇控制逻辑38和地址定序器34。每个存储阵列42配有一个行锁存器/解码器/驱动器40。图2中示出被标记为簇0至簇3的四个存储阵列。相应地，有四个行锁存器/解码器/驱动器电路40存储阵列，每个响应簇0至簇3的其中之一。一个列地址本文档来自技高网...

【技术保护点】
一种存储器件，包含：多个存储单元阵列；和用于从所述存储单元读出信息和向所述存储单元写入信息的外围设备，所述外围设备包含：响应地址信息的第一部分而标识一个地址的解码电路，所述解码电路进一步响应该地址信息的第二部分而标识 一个次序；用于传送该地址信息的至少一位的地址定序器；和响应所述地址定序器的定序器电路。

【技术特征摘要】
US 2001-12-7 10/008,7101.一种存储器件，包含多个存储单元阵列；和用于从所述存储单元读出信息和向所述存储单元写入信息的外围设备，所述外围设备包含响应地址信息的第一部分而标识一个地址的解码电路，所述解码电路进一步响应该地址信息的第二部分而标识一个次序；用于传送该地址信息的至少一位的地址定序器；和响应所述地址定序器的定序器电路。2.权利要求1的存储器，其中，所述定序器电路包含一个读定序器电路。3.权利要求2的存储器，另外包含一个响应所述地址定序器的写定序器电路。4.权利要求1的存储器，其中，所述地址定序器传送CA0、CA1和CA2列地址位的至少两个。5.权利要求1的存储器，其中，所述解码电路响应列地址位CA3至CAi以标识一个地址，并且响应列地址位CA0至CA2的至少一个以标识一个次序。6.权利要求1的存储器，其中，所述存储器件包括DRAM。7.一种存储器件，包含多个存储单元阵列；和用于从所述存储单元读出信息和向所述存储单元写入信息的多个外围设备，所述外围设备包含用于响应地址信息的第一部分而标识一个要被读的字的解码电路，所述解码电路进一步响应该地址信息的第二部分而标识所述字的各部分被读的次序；用于传送该地址信息的至少一位的地址定序器；和用于响应所述地址定序器而为从所述多个阵列接收的位定序的读定序器。8.权利要求7的存储器，其中，所述地址定序器传送CA0、CA1和CA2列地址位的至少两个。9.权利要求7的存储器，其中，所述解码电路响应列地址位CA3至CAi以标识该被读的字，并且响应列地址位CA0至CA2的至少一个以标识所述字的各部分被预取的次序。10.权利要求9的存储器，其中，所述字按n位字节预取，n等于4位。11.权利要求7的存储器，另外包含一个响应所述地址定序器的写定序器电路。12.权利要求7的存储器，其中，所述存储器件包括DRAM。13.一个系统，包含处理器；响应所述处理器的存储器控制器；互连所述处理器与所述存储器控制器的第一总线；多个存储器件；和用于互连所述存储器控制器与所述多个存储器件的第二总线，每个存储器件包含多个存储单元阵列；和用于从所述存储单元读出信息和向所述存储单元写入信息的多个外围设备，所述外围设备包含用于响应地址信息的第一部分而标识一个地址的解码电路，所述解码电路进一步响应该地址信息的第二部分而标识一个次序；用于传送该地址信息的至少一位的地址定序器；和用于响应所述地址定序器的定序器电路。14.权利要求13的系统，其中，所述定序器电路包含一个读定序器电路。15.权利要求14的系统，另外包含一个响应所...

【专利技术属性】
技术研发人员：JW扬岑，
申请(专利权)人：微米技术有限公司，
类型：发明
国别省市：US[美国]