本发明专利技术是一种低输入信号波动的输入缓冲器，其包括：用来接收一个输入信号ＳＩＧＮＡＬ＿ＩＮ的缓冲器输入部分；一个在Ｐ信道金属氧化半导体（ＰＭＯＳ）的偏压节点和电源电压Ｖ↓［ＳＳ］之间的大电容量信道控制器ＣＨＣ；和一个用来产生输出信号ＳＩＧＮＡＬ＿ＯＵＴ１的缓冲器输出部分，该电路的工作原理是利用控制联结偏压Ｖ↓［Ｂ１１］到该输入装置的电源电压Ｖ↓［ＳＳ］，以达到除去地线噪音的作用。
【技术实现步骤摘要】
本专利技术通常是有关于一个接口电路，特别是指一种低输入信号波动的输入缓冲器。
技术介绍
本专利技术主要是应用于储存装置的输入电路上，在之前已有大量的解决方案也被提出，如美国专利权号5,978,310(Bae et al)描述了一种用于动态随机存取内存(DRAM)储存装置的一种输入缓冲器，其可以除去来自于(接收机译码器识别用)列地址滤波器的噪音。该装置有一个可被延迟一预定时间的资料输出能力，而且也能够产生一个输出的控制信号。同时也具有一器根据此控制信号产生无噪音输入的缓冲输出。美国专利权号6,002,618(Komarek et al)揭示了一种用于只读存储器的一个N信道金属氧化半导体(NMOS)输入接收器电路。它包括一个控制磁滞现象的回馈回路，有用于接收器的一个第二阶段和附加的输出，来自内存内部的转变噪音是被隔离的，而且不能够回馈于接收器电路去影响晶体管-晶体管逻辑(电路)TTL的电压水平。尺寸宽而长的场效应晶体管FET被用来将接收器转变水平的加工变化量最少化。一个输入缓冲器起作用于地线噪音之前，仍然需要一种机械装置，特定的电容量能被用来减少一个储存输入电路这种噪音。
技术实现思路
本专利技术的主要目的是为一特定的储存装置的输入缓冲接收器提供一种有效率的电路设计技术，以过滤其地线噪音。本专利技术的进一步的目的是提供一种在输入缓冲器中降低信号波动的方法。这种方法是于输入缓冲接收器的P通道金属氧化半导体(PMOS)的偏压节点上附着的一个大容量的电容。这些目的均由输入缓冲接收器所完成，其包含为了接收一个输入信号SIGNAL_IN的缓冲器输入部分；在一个P信道金属氧化半导体(PMOS)的偏压节点和一个电源电压VSS之间的一个大电容量信道控制器CHC，为了产生一个输出信号SIGNAL_OUT1的缓冲器输出部分。此外，在输入缓冲接收器中，晶体管P11和晶体管P12的闸极电压信号VB11连接负荷电源电压VSS，这将导致输出信号SIGNAL_OUT1有较快的反应时间。藉由以下对本专利技术的一个较佳具体实施例的各项详细的描述，前述的和其它的目的，各方面和优点都将比较容易理解。附图说明图1是依先前技术的一输入缓冲接收器电路图。图2是本专利技术的一输入缓冲接收器较佳实施例电路图。图3A是本专利技术的输入缓冲接收器中波动提升的定义时间向量图。图3B是本专利技术的输入缓冲接收器中波动回落的定义时间向量图。图4A是本专利技术以电容量信道控制器CHC减少波动的等效电路图。图4B是本专利技术以电容量信道控制器CHC减少波动的工作示意图。<图标组件号数参照> 100、101……缓冲器输入部分200、201……缓冲器输出部分N1、N2、N11、N12……N信道金属氧化半导体VSS……电源电压 P1、P2、P11、P12……P信道金属氧化半导体VDD……供应电压 VB1、VB11……信号I1、I11……反向器 CHC……电容量信道控制器具体实施方式图1是依先前技术的一输入缓冲接收器电路图，该输入缓冲接收器包括用来接收输入信号SIGNAL_IN的缓冲器输入部分100，及用来产生输出信号SIGNAL_OUT的缓冲器输出部分200。缓冲器输入部分100包含有二N信道金属氧化半导体(NMOS)的晶体管N1、N2，在此，一个较低的电源电压VSS被施加于该晶体管N1、N2的源极节点，及二P信道金属氧化半导体(PMOS)的晶体管P1、P2，在此，一个较高的供应电压VDD被施加于其源极节点，而且一信号VB1被连接于晶体管P1、P2的闸极节点，在先前技术中，一参考电压VREF被施加于晶体管N1的闸极，输入信号SIGNAL_IN被连接于晶体管N2的闸极，而且信号VB1被施加于晶体管N1和晶体管P1的汲极，同样地适用于晶体管P1和电晶体P2的P信道金属氧化半导体的偏压节点。该输入信号SIGNAL_IN是一种低摆动的信号；缓冲器输出部分200由晶体管N2汲极和晶体管P2汲极的一个公共节点所组成，其适合作为对一个反向器I1的输入，反向器I1的输出是输出信号SIGNAL_OUT。图2是本专利技术的一输入缓冲接收器较佳实施例电路图，由该图所示，本专利技术包含有一缓冲器输入部分101及一缓冲器输出部分201，该缓冲输入部分101包含有二N信道金属氧化半导体的晶体管N11和晶体管N12，在此，一较低的电源电压VSS被施加于晶体管N11和晶体管N12的源极节点，二P信道金属氧化半导体的晶体管P11和晶体管P12，在此，一较高的供应电压VDD被施加于源极节点，以一个信号VB11衔接于晶体管P11和晶体管P12的闸极节点，以一参考电压VREF衔接于该晶体管N11的闸极，输入信号SIGNAL_IN被施加于晶体管N12的闸极，而且信号VB11被衔接于晶体管N11和晶体管P11的汲极。在本专利技术中，一个大的电容量信道控制器CHC在PMOS金属氧化物半导体的偏压节点信号VB11和电源电压VSS之间，缓冲器输出部分201是由电晶体N12的汲极和晶体管P12的汲极的一个公共节点所组成，其适合作为对一个反向器I11的输入，反向器I11的输出是本专利技术的输出信号SIGNAL_OUT1。一个大电容量信道控制器CHC是与输入缓冲接收器装置晶体管N11、P11和P12的寄生电容相串联的，由于其大联结比率，该大电容量信道控制器CHC基本上加倍充电了P信道金属氧化物半导体偏压节点的VB11闸极电压，而对于晶体管N11和晶体管N12的电压电源VSS，则允许输出信号SIGNAL_OUT1信号有一个比较快的响应时间。图3A、图3B是本专利技术的输入缓冲接收器中波动提升、回落的定义时间向量图，由该二图可知本专利技术的输入信号SIGNAL_IN、电压电源VSS、以及输出信号SIGNAL_OUT1的时控运行方式，当输入信号SIGNAL_IN被定义为V1H＝VREF+350mv和V1L＝VREF-350mv，电源电压VSS为200mv。于输入信号SIGNAL_IN增加时，输出信号SIGNAL_OUT1是藉由延迟的DELTA1或DELTA2所定义，而输入信号SIGNAL_IN下降时，则该输出信号SIGNAL_OUT1被延迟的DELTA3或DELTA4所定义。当电源电压VSS＝200mv时，该DELTA1被定义为从输入信号SIGNAL_IN的上升边缘到输出信号SIGNAL_OUT的上升边缘的延迟，当晶体管N12经历电源电压VSS的噪音，而且微弱地打开的时候，它是输出信号SIGNAL_OUT1上的延迟，当电压电源VSS＝0v时，DELTA2被定义为从输入信号SIGNAL_IN的上升边缘到输出信号SIGNAL_OUT1的上升边缘的延迟，当晶体管N12没有经历电源电压VSS噪音，而且强烈地打开的时候，它是输出信号SIGNAL_OUT1上的延迟，而当电压电源VSS＝0v时，DELTA3被定义为从SIGNAL_IN的下降边缘到输出信号SIGNAL_OUT1的下降边缘的延迟，当晶体管N12没有经历电源电压VSS噪音，而且微弱地被关闭的时候，它是输出信号SIGNAL_OUT1上的延迟。当电源电压VSS＝200mv时，DELTA4被定义为从输入信号SIGNAL_IN的下降边缘到输出信号SIGNAL_OUT1的下降边缘的延迟，当晶体管N12经历本文档来自技高网...
【技术保护点】
一种低输入信号波动的输入缓冲接收器，其特征在于：其至少包含：一为了接收输入信号ＳＩＧＮＡＬ＿ＩＮ缓冲器输入部分；一大电容，其在一个ＰＭＯＳ金属氧化半导体的偏压节点和一个电源电压Ｖ↓［ＳＳ］之间；一为了产生输出信号ＳＩＧＮＡＬ＿ＯＵＴ１缓冲器输出部分。
【技术特征摘要】
1.一种低输入信号波动的输入缓冲接收器，其特征在于其至少包含一为了接收输入信号SIGNAL_IN缓冲器输入部分；一大电容，其在一个PMOS金属氧化半导体的偏压节点和一个电源电压VSS之间；一为了产生输出信号SIGNAL_OUT1缓冲器输出部分。2.如权利要求1所述的低输入信号波动的输入缓冲接收器，其特征在于其中该缓冲器输入部分包含一第一晶体管N11，具有一源极节点连接到电源电压源VSS，一闸极节点连接到一参考电压VREF，和一汲极节点连接到一信号VB11；一第二晶体管P11，具有一个汲极节点，连接到第一晶体管N11的一个汲极节点，及一闸极连接到信号VB11，一源极连接到一供应电压VDD；一第三晶体管P12，具有一个汲极节点，连接到下述第四晶体管N12的汲极节点，及一闸极节点连接到信号VB11，一源极节点连接到一供应电压VDD；一第四晶体管N12，具有一源极节点连接到电源电压VSS，一闸极节点连接到输入信号SIGNAL_IN，及一连接到缓冲器输出部分的输入汲极节点。3.如权利要求1所述的低输入信号波动的输入缓冲接收器，其特征在于其中该第一晶体管N11和第四晶体管N12皆是NMOS金属氧化半导体的晶体管，而第二晶体管P11和第三晶体管P12都是PMOS金属氧化半导体的晶体管。4.如权利要求1所述的低输入信号波动的输...
【专利技术属性】
技术研发人员：夏濬，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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