【技术实现步骤摘要】
本专利技术涉及一种由CML(CurrentModeLogic：电流型逻辑)电路构成的差分输出缓冲器。
技术介绍
图3是表示以往的差分输出缓冲器的结构的一例的电路图。该图所示的差分输出缓冲器30具备差分输出电路12、及生成对流动于差分输出电路12的电流进行控制的偏置电压的偏置电压生成电路34。差分输出电路12是输出与差分输入信号对应的差分输出信号的CML电路，其具备第1开关16a及第2开关16b、第1内置电阻18a及第2内置电阻18b、第1电流源20a、第1外部电容22a及第2外部电容22b、和第1外部电阻24a及第2外部电阻24b。该图表示了作为差分输入信号而在构成第1开关16a的NMOS(N型MOS晶体管)的栅极输入高电压，在构成第2开关16b的NMOS的栅极输入低电压，第1开关16a为导通状态，第2开关16b为断开状态的情况。差分输出电路12的差分输出信号从第1内置电阻18a和第1开关16a之间的第1内部节点、及第2内置电阻18b和第2开关...
【技术保护点】
一种差分输出缓冲器，为具备差分输出电路、及生成对流动于所述差分输出电路的电流进行控制的偏置电压的偏置电压生成电路的差分输出缓冲器，其特征在于，所述差分输出电路具备：第1开关及第2开关，根据差分输入信号，一个成为导通状态，另一个成为断开状态；具有相同电阻值的第1内置电阻及第2内置电阻，分别连接于高电压电源与所述第1开关之间及高电压电源与所述第2开关之间；根据所述偏置电压而流过恒定值的电流的第1电流源，连接于所述第1开关及第2开关与低电压电源之间；及具有相同电阻值的第1外部电阻及第2外部电阻，串联于所述第1内置电阻与所述第1开关之间的第1内部节点、及所述第2内置电阻与所述第2开...
【技术特征摘要】
2015.01.22 JP 2015-0101471.一种差分输出缓冲器，为具备差分输出电路、及生成对流动于所述差
分输出电路的电流进行控制的偏置电压的偏置电压生成电路的差分输出缓冲
器，其特征在于，
所述差分输出电路具备：
第1开关及第2开关，根据差分输入信号，一个成为导通状态，另一个
成为断开状态；
具有相同电阻值的第1内置电阻及第2内置电阻，分别连接于高电压电
源与所述第1开关之间及高电压电源与所述第2开关之间；
根据所述偏置电压而流过恒定值的电流的第1电流源，连接于所述第1
开关及第2开关与低电压电源之间；及
具有相同电阻值的第1外部电阻及第2外部电阻，串联于所述第1内置
电阻与所述第1开关之间的第1内部节点、及所述第2内置电阻与所述第2
开关之间的第2内部节点之间，
所述偏置电压生成电路具备：
第3开关，与导通状态的所述第1开关或所述第2开关相当；
与所述第1内置电阻或所述第2内置电阻相当的第3内置电阻，连接于
所述高电压电源和所述第3开关之间；
与所述第1电流源相当的第2电流源，连接于所述第3开关和所述低电
压电源之间；
与所述第1外部电阻或所述第2外部电阻相当的第3外部电阻，与所述
第3内置电阻并联于所述高电压电源和所述第3开关之间；及
运算放大器，生成对流动于所述第1电流源及所述第2电流源的电流进
行控制的所述偏置电压，以使所述第3内置电阻及所述第3外部电阻与所述
第3开关之间的与所述第1内部节点或所述第2内部节点相当的第3内部节
点的电压与基准电压相等，所述基准电压与所述第1开关为导通状态时的所
述第1内部节点的电压或所述第2开关为导通状态时的所述第2内部节点的
电压相等。
2.根据权利要求1所述的差分输出缓冲器，其中，
在所述第1内置电阻及所述第2内置电阻的电阻值分别为RINT、所述第
1外部电阻及所述第2外部电阻的电阻值分别为REXT的情况下，所述第3内
置电阻及所述第3外部电阻分别具有所述电阻值RINT的“X”倍的电阻值及
所述电阻值REXT的“X”倍的电阻值，所述“X”通过式(13)计算出，
X = R ...
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