解码器电路以及解码器电路的设计方法技术

本发明专利技术提供一种解码器电路以及解码器电路的设计方法，所述解码器电路配备非常简洁、且基础的电路，仅通过组合基础的电路就能够与不同位数的二进制输入对应。n位解码器电路具备：根据选择信号S<1:0>的设定，作为输出信号OA输出‘0’或是输出‘1’或者输出输入信号IA的2n个基本电路、以及(n‑1)位解码器电路。(n‑1)位解码器电路在n≥3的情况下，具备2(n‑1)个基本电路和(n‑2)位解码器电路，在n＝2的情况下，具备1位解码器电路。作为温度计输出THM(1)<1:0>，1位解码器电路在二进制输入BIN<0>＝‘0’的情况下输出‘00’，在二进制输入BIN<0>＝‘1’的情况下输出‘01’。

Decoder circuit and design method of decoder circuit

【技术实现步骤摘要】
解码器电路以及解码器电路的设计方法
本专利技术涉及解码器电路以及解码器电路的设计方法，所述解码器电路对表示二进制代码的n位二进制输入进行解码，并将其转换为表示温度计代码的2n的温度计输出。
技术介绍
为了保持电流型DAC(数字模拟转换器)的模拟输出的线性，通过解码器电路，将表示二进制代码的n位二进制输入、例如8位二进制输入转换为表示温度计代码的2n位的温度计输出、例如256位的温度计输出，使用该2n的温度计输出来控制DAC的动作。例如，在表1中示出解码4位二进制输入BIN<3:0>，并转换为16位的温度计输出THM<15:0>的4位解码器电路的真值表。[表1]作为4位解码器电路的实现方法，已知有下述方法(1)和(2)。方法(1)：根据表1所示的真值表构成逻辑电路的方法。方法(2)：使用16个AND电路，取得表1所示的4位二进制输入BIN<3:0>的全部状态的AND，从与实际输入的二进制输入BIN<3:0>的状态对应的一个AND电路将下位侧的全部温度计输出THM设定为‘1’的方法。首先，方法(1)创建满足表1的真值表的例如下述代数式，并相应地实现具体的4位解码器电路。T0＝B3+B2+B1+B0T1＝B3+B2+B1T2＝B3+B2+B1*B0T3＝B3+B2T4＝B3+B2*(B1+B0)T5＝B3+B2*B1T6＝B3+B2*B1*B0T7＝B3r>T8＝B3*(B2+B1+B0)T9＝B3*(B2+B1)T10＝B3*(B2+B1*B0)T11＝B3*B2T12＝B3*B2*(B1+B0)T13＝B3*B2*B1T14＝B3*B2*B1*B0T15＝0此处，B3～B0表示二进制输入BIN<3:0>，T15～T0表示温度计输出THM<15:0>。此外，T15，即温度计输出THM<15>如表1的真值表所示，与二进制输入BIN<3:0>的状态无关，始终是‘0’。图10是示出通过(1)的方法创建的解码器电路的结构的一例的电路图。通过方法(1)生成的解码器电路虽然高速运行，但是设计麻烦，电路结构复杂。如图10的解码器电路所示，如果是4位左右，其结构并不那么复杂，但如果达到8位左右，其结构就会变得非常复杂。另外，可容易地想到，针对二进制输入BIN的位数n，通过方法(1)生成的解码器电路的电路规模并不是2n，而是成比例地增大为n×2n。接着，图11是示出通过(2)的方法创建的解码器电路的结构的一例的电路图。图11所示的解码器电路是日本特开2003-46388号公报的图3所示的代码转换部50，具备对二进制代码发生部20的n位二进制代码值BC进行解码并输出2n个值DC的解码器51；以及将解码器51的输出值转换为温度计代码值TC的温度计代码转换部52。在图11所示的代码转换部50中，首先，通过解码器51，仅与实际输入的二进制代码值BC的状态对应的一个NAND电路ND的输出变为‘0’，与该一个NAND电路ND对应的一个温度计代码值TC变为‘1’。之后，通过连接到温度计代码转换部52的串联连接的NOR电路和INV电路，依次输出‘1’作为该一个温度计代码值TC下位侧的全部温度计代码值TC。在图11所示的代码转换部50中，构成解码器51的NAND电路ND的输入条数会根据二进制代码值BC的位数变化，在8位情况下需要8输入NAND电路。由于直接实现8输入NAND电路并不现实，因此例如需要通过将两个4输入NAND电路的输出输入到2输入NOR电路和INV电路，从而来实现相当于8输入NAND电路的电路。解码器51的电路规模相对于二进制代码值BC的位数n，成比例地增大为n×2n(或更多)。另一方面，由于温度计代码转换部52的电路规模仅与2n成比例，因此与通过方法(1)生成的解码器电路相比，虽然作为电路整体的规模不大，但总而言之欠缺相对于二进制代码值BC的位数变化的灵活性。另外，从串联连接的NOR电路组到最下位的温度计代码值TC被输出为止的输出传播延迟时间变得非常大，是绝对不利于高速化的电路。此处，作为与本专利技术有关的现有技术文献，除了日本特开2003-46388号公报之外，还有日本特开昭61-165130号公报、日本特开昭62-178015号公报、日本特开平2-26413号公报、日本特开平7-235869号公报以及日本特开2008-141676号公报等。
技术实现思路
专利技术要解决的课题因此，本专利技术的第一个目的在于提供一种解码器电路以及解码器电路的设计方法，所述解码器电路配备非常简洁、且基础的电路，仅通过组合基础的电路就能够与不同位数的二进制输入对应。另外，本专利技术的第二个目的在于提供一种解码器电路以及解码器电路的设计方法，能够相对于二进制输入的位数增加而使电路规模的增大充分小于n×2n。另外，本专利技术的第三个目的在于提供一种能够极力缩短关键路径长度的解码器电路以及解码器电路的设计方法。用于解决课题的手段为了达到上述目的，本专利技术提供一种解码器电路，是解码n(n为2以上的整数)位二进制输入BIN<n-1:0>，并转换为2n位温度计输出THM(n)＜2n-1:0＞的n位解码器电路，其中包括：根据选择信号S<1:0>的设定，作为输出信号OA，输出‘0’或是输出‘1’或者输出输入信号IA的2n个基本电路；以及(n-1)位解码器电路，作为与所述温度计输出THM(n)<2n-1:2(n-1)>对应的上位侧的2(n-1)个基本电路的选择信号S<1:0>，‘0’和所述二进制输入BIN<n-1>被连接输入，作为所述上位侧的2(n-1)个基本电路的输入信号IA，从所述(n-1)位解码器电路输出的温度计输出THM(n-1)<2(n-1)-1:0>的各位被分别输入，作为所述温度计输出THM(n)<2n-1:2(n-1)>，所述上位侧的2(n-1)个基本电路在所述二进制输入BIN<n-1>＝‘0’的情况下向所有位输出‘0’，在所述二进制输入BIN<n-1>＝‘1’的情况下输出所述温度计输出THM(n-1)<2(n-1)-1:0>，作为与所述温度计输出THM(n)<2(n-1)-1:0>对应的下位侧的2(n-1)个基本电路的选择信号S<1:0>，所述二进制输入BIN<n-1>和‘1’被连接输入，作为所述下位侧的2(n-1)个基本电路的输入信号IA，所述温度计输出THM(n-1)<2(n-1)-1:0>的各位被分别输入，作为所述温度计输出THM(n)<2(n-1)-1:0>，所述下位侧的2(n-1)个基本电路本文档来自技高网...

【技术保护点】
1.一种解码器电路，/n是解码n位二进制输入BIN<n-1:0>，并转换为2

【技术特征摘要】
20180821 JP 2018-1545991.一种解码器电路，
是解码n位二进制输入BIN<n-1:0>，并转换为2n位温度计输出THM(n)＜2n-1:0＞的n位解码器电路，n为2以上的整数，其中，包括：
根据选择信号S<1:0>的设定，作为输出信号OA，输出‘0’或是输出‘1’或者输出输入信号IA的2n个基本电路；以及
(n-1)位解码器电路，
作为与所述温度计输出THM(n)<2n-1:2(n-1)>对应的上位侧的2(n-1)个基本电路的选择信号S<1:0>，‘0’和所述二进制输入BIN<n-1>被连接输入，作为所述上位侧的2(n-1)个基本电路的输入信号IA，从所述(n-1)位解码器电路输出的温度计输出THM(n-1)<2(n-1)-1:0>的各位被分别输入，
作为所述温度计输出THM(n)<2n-1:2(n-1)>，所述上位侧的2(n-1)个基本电路在所述二进制输入BIN<n-1>＝‘0’的情况下向所有位输出‘0’，在所述二进制输入BIN<n-1>＝‘1’的情况下输出所述温度计输出THM(n-1)<2(n-1)-1:0>，
作为与所述温度计输出THM(n)<2(n-1)-1:0>对应的下位侧的2(n-1)个基本电路的选择信号S<1:0>，所述二进制输入BIN<n-1>和‘1’被连接输入，作为所述下位侧的2(n-1)个基本电路的输入信号IA，所述温度计输出THM(n-1)<2(n-1)-1:0>的各位被分别输入，
作为所述温度计输出THM(n)<2(n-1)-1:0>，所述下位侧的2(n-1)个基本电路在所述二进制输入BIN<n-1>＝‘0’的情况下输出所述温度计输出THM(n-1)<2(n-1)-1:0>，在所述二进制输入BIN<n-1>＝‘1’的情况下向所有位输出‘1’，
所述(n-1)位解码器电路在n≥3的情况下，将m设为n到3，具备(m-1)位解码器电路，m为n≥m≥3的整数，在n＝2的情况下，具备1位解码器电路，
将m设为n到3，所述(m-1)位解码器电路具备2(m-1)个基本电路和(m-2)位解码器电路，
作为温度计输出THM(1)<1:0>，所述1位解码器电路在所述二进制输入BIN<0>＝‘0’的情况下输出‘00’，在所述二进制输入BIN<0>＝‘1’的情况下输出‘01’。


2.根据权利要求1所述的解码器电路，其中，
所述基本电路具备第一逆变器、第二逆变器和输出选择电路，
所述第一逆变器具备第一P型MOS晶体管和第一N型MOS晶体管，在所述第一P型MOS晶体管的栅极和所述第一N型MOS晶体管的栅极输入所述输入信号IA，所述第一P型MOS晶体管的漏极和所述第一N型MOS晶体管的漏极被连接到内部节点，
所述输出选择电路具备第二P型MOS晶体管、第三P型MOS晶体管、第二N型MOS晶体管和第三N型MOS晶体管，所述第二P型MOS晶体管被连接到电源与所述第一P型MOS晶体管的源极之间，所述第三P型MOS晶体管被连接到电源与所述内部节点之间，所述第二N型MOS晶体管被连接到所述第一N型MOS晶体管的源极与地线之间，所述第三N型MOS晶体管被连接到所述内部节点与地线之间，在所述第二P型MOS晶体管的栅极和所述第三N型MOS晶体管的栅极输入所述选择信号S<1>，在所述第二N型MOS晶体管的栅极和所述第三P型MOS晶体管的栅极输入所述选择信号S<0>，
所述第...

【专利技术属性】
技术研发人员：原田真吾，
申请(专利权)人：株式会社巨晶片，
类型：发明
国别省市：日本;JP