产生低抖动的快速锁定锁相环和训练锁相环的方法技术

本发明专利技术提供一种高性能锁相环和训练锁相环的方法，该锁相环包括：相位频率检测器；电荷泵；环路滤波器；第一振荡器，其包括反相器，且第一振荡器被配置为生成第一电流；第二振荡器，其包括所述第一振荡器的反相器的缩放版本；数字‑模拟转换器，其被配置为通过将所述第一电流与频率码相乘而生成第二电流；以及电压‑电流转换器，其被配置为通过将所述环路滤波器的电压输出转换为电流而生成第三电流，其中，输入到所述第二振荡器的输入电流是所述第二电流与所述第三电流之和。

【技术实现步骤摘要】
产生低抖动的快速锁定锁相环和训练锁相环的方法
本公开涉及具有更快的锁定时间的高性能锁相环(PLL)，更具体地涉及具有电流控制的振荡器(CCO)的PLL，所述电流控制的振荡器是不受PVT影响的高度稳定的环形振荡器的缩放复制品。
技术介绍
锁相环(Phaselockedloop，PLL)是一种控制系统，广泛用于电信、计算机和其他数字电子应用中。PLL的性能取决于包括更快的锁定时间、低抖动、宽输出频率范围、因器件参数(尤其是温度、电压和工艺(temperature，voltageandprocess)-PVT)的差异引起的低频差异、低功耗和面积等在内的几个因素。为了改善PLL的性能，特别是为了实现更快的锁定时间和减少确定性抖动，已经提出了几种PLL架构。虽然这些传统的PLL具有改善的性能，但是它们无法实现非常快速的锁定时间和减少确定性抖动。特别是，传统的PLL在0.98V至1.21V的电源电压范围、-40℃至125℃的温度范围、135MHz至270MHz的PLL输入频率范围、1.35GHz至2.7GHz的PLL输出频率范围下工作时不能实现小于100μs的PLL锁定时间和小于0.15UI的确定性抖动。美国US7986175和美国US2008/0061889公开了利用VCO增益和频率比较来获得锁相。但是，它们的原理复杂且锁定时间长。而且，这些技术的PLL消耗大量功率和面积，这在一些数字电子电路中是不希望的。美国US2013/0076450公开了一种用于PLL振荡器的低噪声偏置电路，该电路依赖于LCVCO以实现宽频率范围覆盖。但是，同样也因为消耗大量的功率和面积，所以LCVCO不适合一些应用。此外，根据本领域的PLL的VCO需要更高的增益，这导致高确定性抖动，因此影响PLL的性能。美国US2009/0167443提供了一种数字补偿的高度稳定的保持(holdover)时钟生成技术，其使用外部OCXO、EEPROM以及数字环路滤波器来实现稳定的频率。然而，其需要芯片外稳定的振荡器来提供稳定的频率源，这导致复杂的电路和更多的功耗和面积。如LCVCO这样的传统PLL的另一个问题在于，只有一个中心频率，并且这种PLL不能用在需要几个中心频率的应用中。进而，传统PLL由于其VCO的PVT变化，不能为该PLL提供非常快速的锁定时间。鉴于上述情况，需要一种高性能锁相环(PLL)，其具有小于100μ0的更快速的锁定时间以允许快速唤醒和高工作频率以及几个中心频率。而且，期望PLL的确定性抖动较低。
技术实现思路
技术问题本公开提供了一种装置和方法，其用于快速锁定基于不受PVT影响的稳定振荡器且产生低抖动的锁相环。现有的锁相环不提供快速唤醒并且具有高输出抖动。本公开的一个或多个实施例提供一种锁相环，其包括：相位频率检测器；电荷泵；环路滤波器；第一振荡器，其包括反相器，且该第一振荡器被配置为生成第一电流；第二振荡器，其包括所述第一振荡器的反相器的缩放版本；数字-模拟转换器，其被配置为通过将所述第一电流与频率码相乘而生成第二电流；以及电压-电流转换器，其被配置为通过将所述环路滤波器的电压输出转换为电流而生成第三电流，其中，输入到所述第二振荡器的输入电流是所述第二电流与所述第三电流之和。本公开的一个或多个实施例提供一种训练PLL以生成频率码的方法，包括：将所述频率码设置为默认值；断言钳位信号以将所述PLL的电荷泵和相位频率检测器设为三态；使用频率校准块对参考时钟与反馈时钟进行比较，其中所述频率校准块包括比较器和频率码生成器；基于所述参考时钟与所述反馈时钟的比较来更新所述频率码，其中执行所述频率码的更新直到所述参考时钟与所述反馈时钟之间的差值高于指定值为止；如果所述参考时钟与所述反馈时钟之间的差值低于所述指定值，则锁定并存储所述频率码；以及去断言所述钳位信号以将所述电荷泵和所述相位频率检测器切换为正常工作模式。本公开的一个或多个实施例提供一种产生低抖动的快速锁定锁相环，该装置包括：相位频率检测器；电荷泵；环路滤波器；第一振荡器，其包括奇数个反相器，且该第一振荡器配置为低频开环振荡器以生成对于工艺、电压和温度变化稳定的第一电流；第二振荡器，其包括所述第一振荡器的反相器的缩放版本，且该第二振荡器被配置为闭环电流控制的高频振荡器以生成所述PLL的输出频率；频率校准模块，其被配置为通过比较参考时钟频率与反馈时钟频率而生成频率码；数字-模拟转换器，其被配置为通过将所述第一电流与所述频率码相乘而生成第二电流；电压-电流转换器，其被配置为通过将所述环路滤波器的电压输出转换为电流而生成第三电流，其中，输入到所述第二振荡器的输入电流是所述第二电流与所述第三电流之和，其中在所述PLL的正常模式之前的训练模式期间生成并存储所述频率码，所述环路滤波器的电压输出在所述训练模式期间被钳位为钳位电压。通过参考附图阅读以下详细描述，本公开的这些以及其他方面和优点对于本领域普通技术人员将变得更加明显。附图说明附图构成说明书的一部分并且用于提供对本公开的进一步理解。这些附图示出了本公开的实施例，其用于与说明书一起描述本公开的原理。图1示出本领域中已知技术的高度稳定的环形振荡器电路。图2示出根据本公开的实施例的PLL的概念性功能框图。图3示出电流的数字-模拟转换器电路。图4示出具有钳位电压生成器的电压-电流转换器。图5是示出根据本公开的实施例的频率校准过程的基本流程图。图6示出环路滤波器电路。图7示出根据本公开的实施例的频率校准块的功能框图。图8示出根据本公开的实施例的电流控制的振荡器。具体实施方式本公开涉及具有更快速的锁定时间和低抖动的高性能锁相环(PLL)。在下文定义的实施例中，该PLL利用基于CMOS体技术设计的高度稳定的环形振荡器(HSOSC)，该环形振荡器针对PVT具有非常小的频率变化。但是，本专利技术不限于振荡器或体CMOS技术，该PLL可以使用针对PVT稳定的任何其他振荡器来实现，或者可以分别等效地应用于任何其他集成电路技术。低抖动PLL要求该PLL的振荡器的KVCO较低。KVCO是指PLL的振荡器的频率到电压增益。特别是，因为输入时的任何噪声都会在输出之前乘以KVCO因子，所以较高的KVCO会导致更高的抖动。然而，因为PLL的环形VCO/CCO会承受针对PVT的高频变化，并且高KVCO将确保宽频率覆盖以补偿频率变化，所以仍然需要高KVCO。另一方面，如果振荡器的频率(PLL的VCO/CCO)针对PVT稳定，则KVCO可以保持较低，从而改善PLL抖动性能。图1是与本申请相同的专利技术人于2016年3月30日提交的印度专利申请号201611011147中所描述的已知的高度稳定的环形振荡器(HSOSC)10。图1中所示的HSOSC10具有135MHz的工作频率，且采用40nmCMOS体技术而设计。如所述专利申请文件中所述，HSOSC10针对PVT实现较低(±2％)的频率变化。图2是根据本公开的实施例的高性能PLL20的功能框图。该PLL包括HSOSC10、电流DAC201、电流控制的振荡器(CCO)202、电平转换器203、反馈分频器204、参考分频器205、PFD206、CP207、LPF208、V2I209、频率校准块210和钳位电压生成器211。根据本公开的实施本文档来自技高网...

【技术保护点】
1.一种锁相环，包括：相位频率检测器；电荷泵；环路滤波器；第一振荡器，其包括反相器，且该第一振荡器被配置为生成第一电流；第二振荡器，其包括所述第一振荡器的反相器的缩放版本；数字‑模拟转换器，其被配置为通过将所述第一电流与频率码相乘而生成第二电流；以及电压‑电流转换器，其被配置为通过将所述环路滤波器的电压输出转换为电流而生成第三电流，其中，输入到所述第二振荡器的输入电流是所述第二电流与所述第三电流之和。

【技术特征摘要】
2017.12.13 US 15/840,1631.一种锁相环，包括：相位频率检测器；电荷泵；环路滤波器；第一振荡器，其包括反相器，且该第一振荡器被配置为生成第一电流；第二振荡器，其包括所述第一振荡器的反相器的缩放版本；数字-模拟转换器，其被配置为通过将所述第一电流与频率码相乘而生成第二电流；以及电压-电流转换器，其被配置为通过将所述环路滤波器的电压输出转换为电流而生成第三电流，其中，输入到所述第二振荡器的输入电流是所述第二电流与所述第三电流之和。2.根据权利要求1所述的锁相环，其中，在所述锁相环的正常模式之前的训练模式期间生成并存储所述频率码，并且所述环路滤波器的电压输出在所述训练模式期间被钳位。3.根据权利要求1所述的锁相环，其中，所述第二振荡器配置为闭环振荡器以生成所述锁相环的输出频率。4.如权利要求1所述的锁相环，其中，通过比较参考时钟频率与反馈时钟频率而生成所述频率码。5.如权利要求2所述的锁相环，其中，所述频率码由频率校准块生成。6.如权利要求5所述的锁相环，其中，所述频率校准块是可编程校准块，以生成与所述参考时钟频率和所述反馈时钟频率之间的差值的因子对应的所述频率码。7.如权利要求5所述的锁相环，其中，所述频率校准块包括反馈分频器码、可编程分频器、自由运行计数器、码冻结寄存器、码比较器和频率码生成器。8.如权利要求7所述的锁相环，其中，所述可编程分频器通过将所述参考时钟频率除以反馈分频器码而生成复位反馈脉冲，并且所述自由运行计数器基于复位反馈对所述反馈时钟频率进行采样，并将所生成的码存储于所述码冻结寄存器。9.如权利要求8所述的锁相环，其中，所述码比较器基于所述码冻结寄存器中的码与所述反馈分频器码的比较而生成差值和符号值。10.如权利要求9所述的锁相环，其中，所述频率码生成器基于由所述码比较器生成的差值和符号值而生成所述频率码。11.如权利要求10所述的锁相环，其中，当所述差值变得小于指定值时，所述训练模式结束。12.如权利要求1所述的锁相环，还包括：连接到所述第二振荡器的输出端的电平...

【专利技术属性】
技术研发人员：阿布舍克·库马拉，
申请(专利权)人：株式会社巨晶片，
类型：发明
国别省市：日本,JP