提供一种输出缓冲器电路，能够减小差动输出信号的各输出电压的上升时间与下降时间的时间差，进一步使上升时间与下降时间高精确度地一致。对电阻元件(R1、R2)分别并联连接PMOS晶体管(Tr5、Tr6)。此时，使得当将电阻元件(R1、R2)的电阻成分设为r1(Ω)、r2(Ω)、将PMOS晶体管(Tr5、Tr6)的电阻成分设为rTr5(Ω)、rTr6(Ω)、电流源(I1)的电阻成分设为rI1(Ω)时，满足(r1//rTr5)=(r2//rI1)、(r2//rTr6)=(r1//rI1)各条件。由此，能够减小各输出电压的上升时间与下降时间的时间差，进一步使上升时间与下降时间高精确度地一致。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种输出缓冲器电路,特别是涉及一种ECL(Emitter Coupled Logic:发射极稱合逻辑)电路、CML(Current Mode Logic:电流模式逻辑)电路等输出缓冲器电路。
技术介绍
目前为止，使用ECL电路、CML电路这种输出缓冲器电路作为高速数据通信用等的输出缓冲器电路。作为具体的输出缓冲器电路，有下述的专利文献I的ECL电路。首先，参照图4说明一般的ECL电路100的电路结构。图4所示的ECL电路100构成为具备NMOS晶体管Trl Tr4、电阻元件R1、R2、电流源Il以及外置电阻RA、RB。ECL电路100通过匪OS晶体管Trl、Tr2这两个晶体管构成差动对。而且，在NMOS晶体管Trl、Tr2的漏极端子与电源VDD之间分别连接电阻元件Rl、R2作为负载。另外，在NMOS晶体管Trl、Tr2的源极端子与地GND之间连接电流源Il作为电流供给元件。向NMOS晶体管Trl、Tr2的栅极端子输入差动输入电压vl (V)、v2 (V)。另外，NMOS晶体管Trl、Tr2的漏极端子与NMOS晶体管Tr3、Tr4的栅极端子连接。另外，NMOS晶体管Tr3、Tr4的漏极端子与电源VDD连接。另外，从NMOS晶体管Tr3、Tr4的源极端子输出输出电压OUTl (V)、0UT2 (V)。此外，NMOS晶体管Tr3、Tr4构成源极跟随器作为输出级。而且，NMOS晶体管Tr3、Tr4的源极端子经由电阻成分为50 ( Ω )的外置电阻RA、RB而终端成为规定的`电压vt。另外，电容C3、C4是产生于NMOS晶体管Tr3、Tr4的栅极端子的寄生电容等电容。在此，将电阻元件Rl的电阻成分设为Γ (Ω)、电流源Il的电流设为i 1(A)、电源VDD的电压设为vdd(V)。由此，能够将输入差动输入电压vl (V)、v2(V)使得NMOS晶体管Trl的导通状态成为接通状态、NMOS晶体管Tr2的导通状态成为断开状态时的NMOS晶体管Tr3、Tr4的栅极端子的电压v3(V)、v4(V)如下这样表示。v3=vdd-rl Xil......式(I)v4=vdd......式(2)NMOS晶体管Tr3、Tr4输出与上述式(I)、式⑵的电压v3 (V)、v4 (V)对应的电流。而且，该电流通过电阻成分为50 ( Ω )的外置电阻RA、RB转换为输出电压OUTl (V)、0UT2 (V)。该差动输出信号的各输出电压的上升时间和下降时间由NMOS晶体管Tr3、Tr4的开关时间来决定。也就是说，该差动输出信号的各输出电压的上升时间和下降时间由NMOS晶体管Tr3、Tr4的栅极端子的电压v3 (V)、v4 (V)的上升时间和下降时间来决定。差动输出信号的输出电压OUTl (V)的上升时间Tra(sec)由电阻兀件Rl的电阻成分rl (Ω)和产生于NMOS晶体管Tr3的栅极端子的电容C3的电容成分c3 (F)的时间常数来决定。另外，输出电压0UT2(V)的上升时间Trb(sec)由电阻元件R2的电阻成分r2 ( Ω )和产生于NMOS晶体管Tr4的栅极端子的电容C4的电容成分c4(F)的时间常数来决定。因此，差动输出信号的各输出电压的上升时间Tra (Sec)、Trb (Sec)能够如下这样表不。Tra c^c rl X c3......式(3a)Trb r2 X c4......式(3b)。另外，差动输出信号的输出电压OUTl (V)的下降时间Tfa(Sec)由电流源Il的电阻成分Π1(Ω)与电阻元件Rl的电阻成分Γ (Ω)的合成电阻成分(rl/7rll) (Ω)和产生于NMOS晶体管Tr3的栅极端子的电容C3的电容成分c3 (F)的时间常数来决定。另外，输出电压0UT2(V)的下降时间Tfb(Sec)由电流源Il的电阻成分rll与电阻元件R2的合成电阻成分(r2//rll)和产生于NMOS晶体管Tr4的栅极端子的电容C4的电容成分c4(F)的时间常数来决定。因此，差动输出信号的各输出电压的下降时间Tfa(Sec)、Tfb(Sec)能够如下这样表示。Tfaoc (rl//rll) Xc3......式(4a)Tfboc (r2//rll) Xc4......式(4b)专利文献1:日本特开平10-190440号公报
技术实现思路
专利技术要解决的问题然而，在上述ECL电路100中，上述式(3a)、式(3b)的各输出电压的上升时间Tra(Sec)、Trb (Sec)与上述式(4a)、式(4b)的各输出电压的下降时间Tfa (Sec)、Tfb (Sec)的关系理想的是如图5所示那样成为Tra=Tfb、Trb=Tfa。也就是说，ECL电路100的差动输出信号的输出电压OUTl (V)、0UT2 (V)的交叉点电压应该成为差动输出信号的振幅的正中心。然而，实际上，在设为rl=r2的情况下，rl> (rll//r2)、r2> (rll//rl)，因此输出电压OUTl (V)的上升时间Tra(Sec)与输出电压0UT2(V)的下降时间Tfb (Sec)的关系成为Tra>Tfb。另外，输出电压0UT2(V)的上升时间Trb (Sec)与输出电压OUTl(V)的下降时间Tfa(Sec)的关系成为Trb>Tfa。此外，电阻元件R1、R2是差动电路的负载电阻，因此一般可以认为rl=r2。由此，可知图5中以虚线表示的Tra>Tfb、Trb>Tfa时的交叉点电压变得比Tra=Tfb、Trb=Tfa时的交叉点电压低，偏离于差动输出信号的振幅的中心。这样，在以往的缓冲器电路中，存在输出缓冲器电路的差动输出信号的各输出电压的上升时间与下降时间不一致这样的问题。因此，本专利技术鉴于上述问题，其目的在于提供一种输出缓冲器电路，该输出缓冲器电路能够减小差动输出信号的各输出电压的上升时间与下降时间的时间差，进一步使上升时间与下降时间高精确度地一致。用于解决问题的方案为了达到上述目的，在本专利技术的缓冲器电路如下这样构成。本专利技术的一个方式的输出缓冲器电路的特征在于，具备:第一晶体管和第二晶体管，其构成差动对；第一电阻成分，上述第一晶体管和上述第二晶体管共同连接于该第一电阻成分；第一电阻元件和第二电阻元件，其分别与上述第一晶体管和上述第二晶体管串联连接来作为上述第一晶体管和上述第二晶体管的负载；第二电阻成分，其与上述第一电阻元件并联连接，并且被上述第一晶体管的栅极端子的输入电压所控制；以及第三电阻成分，其与上述第二电阻元件并联连接，并且被上述第二晶体管的栅极端子的输入电压所控制。根据这样的结构，对第一电阻元件并联连接第二电阻成分，对第二电阻元件并联连接第三电阻成分。本来,用于决定差动输出信号的各输出电压的上升时间的电阻成分是第一电阻兀件的电阻成分和第二电阻兀件的电阻成分。另一方面，用于决定差动输出信号的各输出电压的下降时间的电阻成分是第一电阻元件的电阻成分与第一电阻成分的合成电阻成分以及第二电阻元件的电阻成分与第一电阻成分的合成电阻成分。因此，通过连接第二电阻成分和第三电阻成分，在用于决定差动输出信号的各输出电压的上升时间的电阻成分上加入第二电阻成分和第三电阻成分。而且，能够根据这些各元件的电阻成分的关系进行调整使得差动输本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2011.10.14 JP 2011-2266691.一种输出缓冲器电路，其特征在于，具备: 第一晶体管和第二晶体管，其构成差动对； 第一电阻成分，上述第一晶体管和上述第二晶体管共同连接于该第一电阻成分； 第一电阻元件和第二电阻元件，其分别与上述第一晶体管和上述第二晶体管串联连接来作为上述第一晶体管和上述第二晶体管的负载； 第二电阻成分，其与上述第一电阻元件并联连接，并且被上述第一晶体管的栅极端子的输入电压所控制；以及 第三电阻成分，其与上述第二电阻元件并联连接，并且被上述第二晶体管的栅极端子的输入电压所控制。2.根据权利要求1所述的输出缓冲器电路，其特征在于， 上述输出缓冲器电路被调整为上述第一电阻元件的电阻成分和上述第二电阻成分的合成电阻成分与上述第二电阻元件的电阻成分和上述第一电阻成分的合成电阻成分之差变小， 并且，上述输出缓冲器电路被调整成上述第二电阻元件的电阻成分和上述第三电阻成分的合成电阻成分与上述第一电阻元件的电阻成分和上述第一电阻成分的合成电阻成分之差变小。3.根据权利要求1所述的输出缓冲器电路 ，其特征在于， 上述第一电阻元件的电阻成分和上述第二电阻成分的合成电阻成分与上述第二电阻元件的电阻成分和上述第一电阻成分的合成电阻成分相等或者大致相等， 并且，上述第二电阻元件的电阻成分和上述第三电阻成分的合成电阻成分与上述第一电阻元件的电阻成分和上述第一电阻成分的合成电阻成分相等或者大致相等。4.根据权利要求1 3中的任一项所述的输出缓冲器电路，其特征在于， 上述第一电阻成分具备向上述第一晶体管和上述第二晶体管供给电流的电流供给元件， ...
【专利技术属性】
技术研发人员：渊上展光，
申请(专利权)人：旭化成微电子株式会社，
类型：
国别省市：
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