半导体存储器件以及其数据读出方法技术

本发明专利技术的半导体存储器件，其特征在于，具备：存储单元阵列，至少沿着列方向配置多个保持由第１数据以及第２数据构成的数据的存储单元；多个字线，沿着所述存储单元阵列的行方向配置，且连接在所述存储单元上；第１位线，沿着所述存储单元阵列的列方向配置，连接在所述存储单元上，在读出所述数据时，从所述存储单元读出所述第１数据；第２位线，沿着所述存储单元阵列的列方向配置，连接在所述存储单元上，在读出所述数据时，从所述存储单元读出所述第２数据；位线预充电部，当从所述存储单元读出所述数据，并且检测到所述第１以及第２位线中，一方的位线的电位，从第１电位变化为低于该第１电位的第２电位时，使另一方的位线的电位从所述第２电位变化为所述第１电位；以及，位线选择部，在读出所述数据时，在所述第１以及第２位线中，选择的所述一方的位线的电位从所述第１电位变化为所述第２电位的情况下，在下一次读出所述数据时，选择所述另一方的位线，而在选择的所述一方的位线的电位维持所述第１电位的情况下，在下一次读出所述数据时，也维持选择所述一方的位线的状态。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
近年，随着LSI的高功能化，也要求将内置于该LSI的SRAM高速化。SRAM，具有配置成矩阵状的存储单元，该存储单元，连接在沿着行方向配置的字线上，同时分别连接在沿着列方向配置的1对位线上，将2个数据组成组来存储。当从该存储单元读出数据时，首先通过预先将1对位线充电(即预充电)，将这1对位线的电位都设为“H”电平。然后，当将字线的电位设为“H”电平而激活时，就将保持在存储单元内的2个数据分别读出到1对位线上。这时，读出了数据“0”的位线，通过放电，从“H”电平变化为“L”电平，与此相对，读出了数据“1”的位线，不放电，维持“H”电平。之后，通过输出与分别从这1对位线检测的电位电平相对应的信号，就读出保持在存储单元内的数据。当这样从存储单元读出数据后，在将字线的电位设为“L”电平后，通过将电位变化为“L”电平的位线充电，将1对位线的电位都设为“H”电平。这样，在从作为读出对象的存储单元读出数据后，在从作为下一个读出对象的存储单元读出数据之前，必须确保用于给位线充电的时间，因此存在不能谋求SRAM的高速化的问题。另外，由于每次从存储单元读出数据时，必须将电位变化为“L”电平的位线充电，因此存在消耗电力较大的问题。以下，记载了涉及SRAM的数据读出的文献名。特开平11-53886号公报
技术实现思路
本专利技术的目的在于提供可以高速地进行数据的读出，同时可以减少消耗电力的。根据本专利技术的一个样态的半导体存储器件，其特征在于，具备存储单元阵列，至少沿着列方向配置多个保持由第1数据以及第2数据构成的数据的存储单元；多个字线，沿着所述存储单元阵列的行方向配置，且连接在所述存储单元上；第1位线，沿着所述存储单元阵列的列方向配置，连接在所述存储单元上，在读出所述数据时，从所述存储单元读出所述第1数据；第2位线，沿着所述存储单元阵列的列方向配置，连接在所述存储单元上，在读出所述数据时，从所述存储单元读出所述第2数据；位线预充电部，当从所述存储单元读出所述数据，并且检测到所述第1以及第2位线中，一方的位线的电位，从第1电位变化为低于该第1电位的第2电位时，使另一方的位线的电位从所述第2电位变化为所述第1电位；以及位线选择部，在读出所述数据时，在所述第1以及第2位线中，选择的所述一方的位线的电位从所述第1电位变化为所述第2电位的情况下，在下一次读出所述数据时，选择所述另一方的位线，而在选择的所述一方的位线的电位维持所述第1电位的情况下，在下一次读出所述数据时，也维持选择所述一方的位线的状态。另外，本专利技术的一个样态是半导体存储器件的数据读出方法，该半导体存储器件具有存储单元阵列，至少沿着列方向配置多个保持由第1数据以及第2数据构成的数据的存储单元；多个字线，沿着所述存储单元阵列的行方向配置，且连接在所述存储单元上；第1位线，沿着所述存储单元阵列的列方向配置，连接在所述存储单元上，在读出所述数据时，从所述存储单元读出所述第1数据；第2位线，沿着所述存储单元阵列的列方向配置，连接在所述存储单元上，在读出所述数据时，从所述存储单元读出所述第2数据，所述半导体存储器件的数据读出方法具备当从所述存储单元读出所述数据，并且检测到所述第1以及第2位线中，一方的位线的电位从第1电位变化为低于该第1电位的第2电位时，使另一方的位线的电位从所述第2电位变化为所述第1电位的步骤；在读出所述数据时，在所述第1以及第2位线中，选择的所述一方的位线的电位从所述第1电位变化为所述第2电位的情况下，在下一次读出所述数据时，选择所述另一方的位线，而在选择的所述一方的位线的电位维持所述第1电位的情况下，在下一次读出所述数据时，也维持选择所述一方的位线的状态的步骤；以及从选择的所述一方或另一方的位线读出所述第1或第2数据的步骤。附图说明图1是展示本专利技术的实施例中的SRAM的构成的框图。图2是展示该SRAM的存储单元的构成的电路图。图3是该SRAM的数据读出动作的时间图。图4是比较例的数据读出动作的时间图。图5是展示预充电电路的构成的框图。图6是展示脉冲发生器的构成的电路图。图7是该脉冲发生器的预充电动作的时间图。图8是展示位线选择电路的构成的框图。图9是该位线选择电路的位线选择动作的时间图。具体实施例方式以下，参照附图说明本专利技术的实施例。在图1中，展示了本专利技术的实施例中的SRAM10的构成。SRAM10的存储单元阵列CA，将存储单元MC配置成矩阵状，该存储单元MC，连接在沿着行方向配置的字线WL上，同时分别连接在沿着列方向配置的1对位线BL以及/BL上。再者，在本实施例的情况下，位线BL以及/BL，是读出用的位线，通过另外设置图未示的写入用的位线，在读出数据时，防止存储单元MC的数据被破坏。另外，存储单元MC，只要至少沿着列方向配置多个即可。如图2所示，存储单元MC，例如是被称为全CMOS型的部件，由CMOS倒相器(以下，将其称为倒相器)INV10以及INV20、和晶体管Tr50以及Tr60构成。倒相器INV10，通过将NMOS晶体管Tr10的漏极和PMOS晶体管Tr20的漏极连接在一起，同时将NMOS晶体管Tr10的源极连接在地线GND上，将PMOS晶体管Tr20的源极连接在电源端子VDD上的方式形成。倒相器INV20和倒相器INV10一样，也通过将NMOS晶体管Tr30的漏极和PMOS晶体管Tr40的漏极连接在一起，同时将NMOS晶体管Tr30的源极连接在地线GND上，将PMOS晶体管Tr40的源极连接在电源端子VDD上的方式形成。作为NMOS晶体管Tr10的漏极和PMOS晶体管Tr20的漏极的连接点的左节点NL，连接在NMOS晶体管Tr30的栅极和PMOS晶体管Tr40的栅极上，同时连接在晶体管Tr50的一端上。晶体管Tr50的另一端，连接在读出用的位线BL上，其栅极连接在字线WL上。另一方面，作为NMOS晶体管Tr30的漏极和PMOS晶体管Tr40的漏极的连接点的右节点NR，连接在NMOS晶体管Tr10的栅极和PMOS晶体管Tr20的栅极上，同时连接在晶体管Tr60的一端上。晶体管Tr60的另一端，连接在读出用的位线/BL上，其栅极，连接在字线WL上。当向该存储单元MC写入数据时，首先将字线WL的电位设为“H”电平，然后将相当于晶体管Tr50以及Tr60的写入用的2个晶体管设为导通状态。这时，在将配置在位线BL侧的写入用的位线(图未示)的电位设为“H”电平，同时将配置在位线/BL侧的写入用的位线(图未示)的电位设为“L”电平的情况下，在NMOS晶体管Tr10成为截止状态的同时，PMOS晶体管Tr20成为导通状态，在NMOS晶体管Tr30成为导通状态的同时，PMOS晶体管Tr40成为截止状态。由此，左节点NL，经由PMOS晶体管Tr20被连接在电源端子VDD上，同时右节点NR，经由NMOS晶体管Tr30被连接在地线GND上。这样，通过在存储单元MC的左节点NL上写入数据“1”，同时在右节点NR上写入数据“0”，便在存储单元MC内写入数据“1”。与此相对，在将配置在位线BL侧的写入用的位线(图未示)的电位设为“L”电平，同时将配置在位线/BL侧的写入用的位线(图未示)的电位设为“H”电平的情况下，在NMOS晶体管Tr10成为导本文档来自技高网...

【技术保护点】
一种半导体存储器件，其特征在于，具备：存储单元阵列，至少沿着列方向配置多个保持由第１数据以及第２数据构成的数据的存储单元；多个字线，沿着所述存储单元阵列的行方向配置，且连接在所述存储单元上；第１位线，沿着所述存储单元 阵列的列方向配置，连接在所述存储单元上，在读出所述数据时，从所述存储单元读出所述第１数据；第２位线，沿着所述存储单元阵列的列方向配置，连接在所述存储单元上，在读出所述数据时，从所述存储单元读出所述第２数据；位线预充电部，当从 所述存储单元读出所述数据，并且检测到所述第１以及第２位线中，一方的位线的电位，从第１电位变化为低于该第１电位的第２电位时，使另一方的位线的电位从所述第２电位变化为所述第１电位；以及位线选择部，在读出所述数据时，在所述第１以及第２位线 中，选择的所述一方的位线的电位从所述第１电位变化为所述第２电位的情况下，在下一次读出所述数据时，选择所述另一方的位线，而在选择的所述一方的位线的电位维持所述第１电位的情况下，在下一次读出所述数据时，也维持选择所述一方的位线的状态。

【技术特征摘要】
JP 2005-3-9 2005-0653761.一种半导体存储器件，其特征在于，具备存储单元阵列，至少沿着列方向配置多个保持由第1数据以及第2数据构成的数据的存储单元；多个字线，沿着所述存储单元阵列的行方向配置，且连接在所述存储单元上；第1位线，沿着所述存储单元阵列的列方向配置，连接在所述存储单元上，在读出所述数据时，从所述存储单元读出所述第1数据；第2位线，沿着所述存储单元阵列的列方向配置，连接在所述存储单元上，在读出所述数据时，从所述存储单元读出所述第2数据；位线预充电部，当从所述存储单元读出所述数据，并且检测到所述第1以及第2位线中，一方的位线的电位，从第1电位变化为低于该第1电位的第2电位时，使另一方的位线的电位从所述第2电位变化为所述第1电位；以及位线选择部，在读出所述数据时，在所述第1以及第2位线中，选择的所述一方的位线的电位从所述第1电位变化为所述第2电位的情况下，在下一次读出所述数据时，选择所述另一方的位线，而在选择的所述一方的位线的电位维持所述第1电位的情况下，在下一次读出所述数据时，也维持选择所述一方的位线的状态。2.如权利要求1所述的半导体存储器件，其特征在于，所述位线预充电部具备第1充电用晶体管，将源极、漏极连接在电源端子和第1位线之间；第2脉冲发生部，连接在所述第1充电用晶体管的栅极和所述第2位线之间，在检测到所述第2位线的电位从所述第1电位变化为所述第2电位时，发生具有规定宽度的脉冲的第2预充电信号，并将其输出给所述第1充电用晶体管的栅极，将所述第1充电用晶体管设为导通状态；第2充电用晶体管，将源极、漏极连接在所述电源端子和第2位线之间；以及第1脉冲发生部，连接在所述第2充电用晶体管的栅极和所述第1位线之间，在检测到所述第1位线的电位从所述第1电位变化为所述第2电位时，发生具有规定宽度的脉冲的第1预充电信号，并将其输出给所述第2充电用晶体管的栅极，将所述第2充电用晶体管设为导通状态。3.如权利要求1所述的半导体存储器件，其特征在于，所述位线选择部具备选择电路，根据选择信号从所述第1以及第2位线中选择所需的位线；以及延迟电路，通过使与由所述选择电路选择的所述位线的电位相对应的信号延迟规定时间，生成所述选择信号并提供给所述选择电路。4.如权利要求2所述的半导体存储器件，其特征在于，所述位线选择部具备选择电路，根据选择信号从所述第1以及第2位线中选择所需的位线；以及延迟电路，通过使与由所述选择电路选择的所述位线的电位相对应的信号延迟规定时间，生成所述选择信号并提供给所述选择电路。5.如权利要求1所述的半导体存储器件，其特征在于，所述位线预充电部，在检测到所述一方的位线的电位，从所述第1电位变化为所述第2电位时，对所述另一方的位线充电，使所述另一方的电位从所述第2电位变化为所述第1电位。6.如权利要求1所述的半导体存储器件，其特征在于，所述位线预充电部，对所述另一方的位线充电一定时间。7.如权利要求1所述的半导体存储器件，其特征在于，还具备...

【专利技术属性】
技术研发人员：河野良洋，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]