电平转换器与相关的输入/输出缓冲器制造技术

本发明专利技术提供一种电平转换器与相关的输入／输出缓冲器，其中，所述电平转换器包括一第一逻辑单元，由一第一电源电压供电，第一逻辑单元具有一第二电源电压的输入信号并且包括第一、第二输出端；以及第一、第二驱动器，分别耦合于第一输出端与第一电源电压之间以及第二输出端与第二电源电压之间，其中在电源启动周期中第一或第二电源电压中之一尚未备妥时，第一驱动器通过交流耦合使得第一输出端上的电压电平追随第一电源电压变化，而第二驱动器拉低第二输出端的电压电平或维持第二输出端的电压电平。

【技术实现步骤摘要】

本专利技术有关于一种半导体装置，特别有关于一种电平转换器。
技术介绍
进阶的系统电路板可接收一核心电源电压(例如约l.OV)用以供电至集成 电路的一核心电路，以及一输入/输出电源电压(例如约3.3V)用以供电至集成 电路的多个驱动器(例如输入缓冲器、输出缓冲器或预驱动器)或其它。在这些 系统中，电平转换器通常由核心电源电压与输入/输出电源电压供电，以便将 信号由核心电源电压电平的信号调整至输入/输出电源电压电平的信号。
技术实现思路
在电源启动周期(power-up)中，当输入/输出电源电压在核心电源电压之前 备妥(ready)时，输出信号OUT一IO与OUTB—10的逻辑电平会处于未知状态。 此状况将可能导致数据冲突(data contention)或误动作，而产生无法恢复的损害 或烧毁。有鉴于此，本专利技术提供一种电平转换器及一种输入/输出缓冲器，能 够在电源启动周期中，设定输出信号的逻辑电平为一既定已知状态。本专利技术提供一种电平转换器，包括一第一逻辑单元，由一输入/输出电源 电压供电，用以接收具有一核心电源电压的输入信号，并且第一逻辑单元包 括第一、第二输出端；以及一第一驱动器，耦合至第一输出端，用以在电源 启动周期中核心电源电压尚未备妥时，通过交流耦合使得第一输出端上的电 压电平(voltage level)追随输入/输出电源电压变动。本专利技术还提供一种电平转换器，包括一第一逻辑单元，由一输入/输出电 源电压供电，用以接收具有一核心电源电压的输入信号，并且第一逻辑单元包括第一、第二输出端；以及一第一驱动器，耦合至第一输出端，用以在电 源启动周期中核心电源电压尚未备妥时，拉低第一输出端的电压电平。本专利技术还提供一种电平转换器，包括一第一逻辑单元，由一第一电源电 压供电，第一逻辑单元具有一第二电源电压的输入信号并且包括第一、第二 输出端；以及第一、第二驱动器，分别耦合于第一输出端与第一电源电压之 间以及第二输出端与第二电源电压之间，其中在电源启动周期中第一或第二 电源电压中之一尚未备妥时，第一驱动器通过交流耦合使得第一输出端上的 电压电平追随第一电源电压变化，而第二驱动器拉低第二输出端的电压电平 或维持第二输出端的电压电平。本专利技术还提供一种输入/输出缓冲器，包括多个前述电平转换器；以及多 个驱动单元，耦合于电平转换器与一接合垫之间，用以在电源启动周期中， 根据电平转换器中第一或第二输出端上的电压，将接合垫上的一逻辑状态选 择性地设定为多个既定逻辑状态中之一。利用本专利技术能够在电源启动周期中，设定输出信号的逻辑电乎为一既定 已知状态，可避免数据冲突或误动作而产生无法恢复的损害或烧毁。附图说明图1为输出缓冲器的一实施方式。 图2为电平转换器的一实施方式。图3表示应用于图2中输入/输出电源电压与核心电源电压间的关系。图4为电平转换器的另一实施方式。图5为电平转换器的另一实施方式。图6为电平转换器的另一实施方式。图7为电平转换器的另一实施方式。图8为电平转换器的另一实施方式。图9为电平转换器的另一实施方式。图IOA为电阻性组件的一实施方式。图10B为电阻性组件的另一实施方式。 图IOC为电阻性组件的另一实施方式。 图IOD为电阻性组件的另一实施方式。图11为电平转换器的另一实施方式。图12为电平转换器的另一实施方式。图13为电平转换器的另一实施方式。图14为电平转换器的另一实施方式。图15为电平转换器的另一实施方式。图16为电平转换器的另一实施方式。图17为输入/输出缓冲的一实施方式。图18为拉升驱动器与拉低驱动器的一实施方式。图19A为弱化拉升电阻的一实施方式。图19B为弱化拉升电阻的另一实施方式。图20A为弱化拉低电阻的一实施方式。图20B图为弱化拉低电阻的另一实施方式。图21用以表示电平转换器的输出信号的逻辑状态与驱动信号间的关系。图22为电子系统的一实施方式。附图标号10:核心单元； 12:锁存器；14:差分对； 16:第二逻辑单元；18:第一逻辑单元；20、 20〃 、 21、 21A 21L:电平转换器；23:第一驱动器； 25:第二驱动器；30、 30":拉升驱动器；40、 40〃 :拉低驱动器；50:接合垫； 60:开关组件；62、 62A 62D:电阻性组件； 70:启动复位电路； 80、 80A-80B:弱化拉升电阻； 90、卯A 90B:弱化拉低电阻；100:输出缓冲器； 200:输入/输出缓冲器；300:电子系统； 310、 320:半导体装置；VDDJO:输入/输出电源电压； VDD—CORE:核心电源电压；GND:接地电压； INV0、 INV1、 INV2:反相器；Nl、 N2:节点； INB—CORE:反相信号； IN—CORE:输入信号；Cl、 C2:电容； Cgd:寄生电容； ORG:或门；NG1:与门； R2 R3:电阻；BTA1 BTAN、 BTB:双极型晶体管； OUT—IO、 OUTB—IO:输出信号； PJ、 OE、 SN、 SR、 WPUJ、 WPD:控制信号； PJ—HV、 OE_HV、 SN—HV、 WPUJ—HV、 WPD—HV:驱动信号； MP0 MP2、 MPA0 MPAN、 MP0"、 MOPl MOP2: PMOS晶体管； 画0 画5、 MNB、丽A1 MNAN、画0"、画l 〃 、画Z1 MNZ2、 M0N1、 MON2: NMOS晶体管。具体实施例方式为了让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举 较佳实施方式，并配合附图，作详细说明如下-图1显示一输出缓冲器的一实施方式。如图所示，输出缓冲器100包括 一核心单元10由一核心电源电压VDD CORE供电、多个电平转换器20由核心电源电压VDD一CORE与一输入/输出电源电压VDD—10供电、 一拉升 (pull-up)驱动器30由输入/输出电源电压VDD—IO供电以及一拉低(pull-down) 驱动器40耦合至一接地电压GND。举例而言，核心单元10用以根据一输出 使能信号产生控制信号PJ、 OE与SN，并将数据(图中未显示)输出至电平转 换器20。电平转换器20用以调整控制信号PJ、 OE与SN的电平，以产生信 号PJ—HV、 OE_HV与SN_HV。拉升驱动器30与拉低驱动器40用以决定一 接合垫50上的逻辑状态。举例而言，根据来自电平转换器20的输出信号 PJ_HV、 OE一HV与SN—HV，接合垫50会被拉升驱动器30拉高至输入/输出 电源电压VDD—10或是被拉低驱动器40拉低至接地电压GND。图2为一电平转换器的一实施方式。如图所示，电平转换器21用以根据 一输入信号IN—CORE，产生输出信号OUT—K)与OUTBJO。电平转换器21 包括一第一逻辑单元16由输入/输出电源电压VDD一IO供电，以及一第二逻 辑单元18由核心电源电压VDD_CORE。举例而言，第一逻辑单元16包括一 锁存器12具有交叉耦合的PMOS晶体管MP0与MP1以及一差分对14具有 二 NMOS晶体管MN0与MN1 ，并且第二逻辑单元18包括一反相器INV0。 于某些实施方式中，锁存器12也可包括两个交叉耦合的反相器。反相器INV0 由核心电源电压VDD一CORE供电，用以将输入信号IN本文档来自技高网...

【技术保护点】
一种电平转换器，其特征在于，所述电平转换器包括：　一第一逻辑单元，由一输入／输出电源电压供电，用以接收具有一核心电源电压的输入信号，并且所述第一逻辑单元包括第一、第二输出端；以及　一第一驱动器，耦合至所述第一输出端，用以在电源启 动周期中所述核心电源电压尚未备妥时，通过交流耦合使得所述第一输出端上的电压电平追随所述输入／输出电源电压变动。

【技术特征摘要】
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【专利技术属性】
技术研发人员：饶哲源，刘元卿，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]