在高速DRAM中设置和补偿读取等待时间的方法和设备技术

一种用于协调从外部时钟信号推导出的内部时钟信号的可变定时，以保证读出数据和用于锁存到达该数据锁存器的读出数据的读取时钟同步并具有具体读取等待时间的设备和方法。在一个延迟锁定环电路（１２０）中从外部时钟信号（１１６）产生读取时钟（１２９），并且将响应于一个读取命令（１１２）而产生的一个起始信号（１１８）通过一个从属于延迟锁定环（１２０）的延迟电路（１３２）传递，以便读取时钟信号（１２９）和一个延迟的起始信号（１７４）经受相同的内部定时变化。因此，延迟的起始信号（１７４）用于通过读取时钟信号（１２９）来控制读出数据的输出。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种DRAM电路，并更具体而言涉及一种用于保证利用正确的读取等待时间从一个高速DRAM输出正确数据的电路和方法。
技术介绍
一个典型的DRAM存储器系统具有一个产生DRAM存储器设备读写请求的外部DRAM控制器。当产生一个读取请求时，所述控制器期望利用在控制器产生一个读取请求之后的一个预定的读取等待时间在一条数据总线上获得该存储器设备内的数据，该等待时间通常是预定数量的外部系统时钟周期、例如八个外部时钟周期。在内部，该DRAM存储器设备具有其自己的时钟系统，所述时钟系统接收外部时钟信号并从该外部时钟产生若干不同的用于所述存储器设备内部操作的内部时钟信号。一种已知的高速存储器设备的内部时钟系统至少产生两个时钟域。第一个时钟域表示大量逻辑电路中使用的并用于驱动存储器阵列核(core)的定时。用于第一域的定时从被缓冲的外部自由运行系统时钟而产生。与外部时钟有关的第一域中的所述时钟信号的相位取决于一个时钟接收机和时钟树延迟。也从所述外部系统时钟中推导出的第二域表示后退定时的(back-timed)读取时钟的定时。该时钟域通过一个延迟锁定环(DLL)产生。该第二时钟域产生一个用于操作数据读取锁存器的读取时钟。所述读取时钟被提供给一个与外部系统时钟具有期望的相位关系的读取锁存器。所述第二时钟域补偿数据输出(Do)通路中的延迟，以产生一个读取时钟信号，该信号操作输出数据锁存器以获得一个与所述外部系统时钟对准的特定相位。这两个时钟域中的每一个都没有真实、精确地反映了外部系统时钟的定时，特别是在高频率操作时，并且这两个域中的时钟信号的定时可以在存储器设备工作期间由于进程、电压和温度(PVT)变化而相互交叉。这可能产生一个问题，即负责用于向一个输出锁存器传送读出数据的一个时钟域可能导致该数据被在一个不同于用于锁存所述数据的后退定时的读取时钟在锁存器中的时间的时间传送。为了满足一个具体的读取等待时间，所述存储器设备必须能够在接收一个READ命令之后计数时钟信号，并在有必要产生具体读取等待时间的精确时间，利用所述后退定时的读取时钟来激活输出锁存器以锁存输出数据。当第一和第二时钟域保持相互交叉时，这将是困难的。由于读取时钟后退定时的量相对于数据可用性变得不确定，因此控制所述读取时钟并保证正确的数据输出和如在外部时钟周期中测量的具体的读取等待时间是非常困难的。专利技术概述本专利技术提供了一种用于补偿与数据流有关的读取时钟后退定时量中的不确定性和变化的方法和设备，以便在正如在外部时钟周期中测量的具体读取等待时间获得一个正确的数据输出。在本专利技术中，从所述外部系统时钟域传送一个起始信号给所述内部读取时钟域，以便该起始信号和所述读取时钟具有固定的定时关系。所述起始信号跟踪读取时钟定时中的任何变化，并且用于保证在存储器设备输出时正确地同步来自一个存储器阵列的读取数据以及一个读取时钟。当接收到一个READ命令时通过一个命令解码器产生所述起始信号，并通过一条延迟线传递该信号，该延迟线从属于用于使读取时钟后退定时的延迟锁定环(DLL)延迟线。在通过从属的延迟线传递所述起始信号之后，该信号将和读取时钟具有相对于外部时钟来说相同的相位以及后退定时。一个计数器预加载有模式寄存器和偏置寄存器所提供的一个值。该值表示在通过所述DLL、时钟树、输出锁存器以及输出驱动器提供一个读取时钟信号时，一个想要的读取等待时间减去一个测量的延迟。在接收到所述起始信号之后，该计数器将使用读取时钟计数到一个具体的值。预加载到该计数器中的实际计数值还可以被偏移一个和多个计数值，以考虑到存储器设备内部的解码或其他各种延迟。当所述计数器到达该具体值时，它运行所述输出电路，该电路接收读出数据和读取时钟以同步锁存该读出数据并利用具体的读取等待时间输出读出数据。因此，即使读取时钟输出的后退定时变化并交叉一个时钟周期范围，那么所述起始信号也将随之移动，并保持数据操作和读取时钟同步。通过以下结合附图所给出的本专利技术示意性实施例的详细描述，本专利技术的上述和其他特征和优点将变得更加显而易见。附图简述附图说明图1是应用本专利技术的存储器设备的第一实施例的方框图；图2示出了在初始化过程中所使用的附加电路的第一实施例的方框图；图3是在本专利技术的第二实施例中对图1电路部分进行修改的方框图；和图4是描述在一个处理器系统内实现的图1和2的存储器设备的方框图。专利技术详述本专利技术通过向正确定时到后退定时的读取时钟的输出锁存器传送数据，补偿了DRAM中读取时钟后退定时量的不确定性和变化，以保证以具体的读取等待时间将正确的数据传送给数据总线。图1示例了作为存储器设备100一部分的本专利技术第一实施例的可操作部分。一种外部存储器控制器160在外部时钟线116上向存储器设备100提供一个外部系统时钟XWCLK以及在命令/地址总线112上向其提供命令和地址信号。在图1中通过所述总线的一条数据线108所表示的一条多位数据总线上交换控制器160和存储器设备100之间的存储器阵列数据。由于本专利技术特别针对发生在存储器设备100内部的读取操作的定时，因此将数据线108示为通过一条数据管道104从一个存储器阵列170传送所选读出数据到一个读取锁存器124、再到线路驱动器126、最后到线路108并且直到存储器控制器160中。数据管道104包括一个用于将并行传送的阵列数据转换成串行数据以传送到DQ通路108的并串行转换器。存储器设备100还包括一个用于缓冲外部系统时钟XWCLK的时钟缓冲器117、一个用于缓冲在命令和地址总线112上出现的命令和地址信号的命令/地址缓冲器119、以及一个用于解码来自存储器控制器160的输入命令的命令(CMD)解码器121。使用由解码器121所解码的一个解码的READ命令来初始化存储器阵列170上的读取操作，并通过将图1中描述为读取逻辑123的存储器设备100的控制逻辑来初始化一个读取操作，该读取逻辑操作存储器阵列170来从控制器160所规定的一个或多个存储器地址中读出数据，其中所述地址由地址解码器125进行解码。所述读取逻辑由一个被缓冲的外部系统时钟信号XWCLK驱动。被缓冲的外部时钟还可以应用到所述命令(CMD)解码器和地址解码器以正确地从存储器控制器160中读入命令和地址数据。所缓冲的外部时钟还可以应用于一个与时钟树127组合的延迟锁定环120，并为存储器设备100产生附加的内部计时信号，其中的一个信号是线129上的读取时钟信号。正如以上所讨论的，通过输出通路中的延迟来使延迟锁定环120和时钟树127所产生的读取时钟后退定时。选择所述读取时钟信号的特定边缘来驱动该输出读取锁存器124以获得一个用于从阵列170中读取的特定数据的具体读取等待时间。为了保证读出数据和读取时钟信号以正确的定时关系到达读取锁存器124，尽管存在PVT或其他定时变化，也要应用一个读取起始信号。当解码一个READ命令时，通过命令解码器121在线路118上发出所述读取起始信号。所述读取起始信号被应用于从属于延迟锁定环120的定时的从属延迟电路132。从属延迟132的输出被应用于一个时钟树模型133，该模型可以调整为通过来自时钟树127的读取时钟所经历的重复延迟。因此，通知由DLL120产生的在线路129上的读取时钟信号的任何定本文档来自技高网...

【技术保护点】
一种操作存储器设备的方法，所述方法包括：使用第一信号处理通路从外部时钟信号产生内部读取时钟信号，所述第一信号处理通路引起了所述产生的读取时钟信号的定时中的变化；响应于接收到的读取命令而产生读取起始信号；通过第二信号处 理通路传递所述读取起始信号并且产生延迟的起始信号，其中该第二信号处理通路复制由所述第一信号处理通路引起的所述产生的读取时钟信号的定时中的变化；以及使用所述延迟的起始信号来同步通过所述读取时钟在读取锁存器中的读出数据输出。

【技术特征摘要】
US 2002-8-29 10/230,2211.一种操作存储器设备的方法，所述方法包括使用第一信号处理通路从外部时钟信号产生内部读取时钟信号，所述第一信号处理通路引起了所述产生的读取时钟信号的定时中的变化；响应于接收到的读取命令而产生读取起始信号；通过第二信号处理通路传递所述读取起始信号并且产生延迟的起始信号，其中该第二信号处理通路复制由所述第一信号处理通路引起的所述产生的读取时钟信号的定时中的变化；以及使用所述延迟的起始信号来同步通过所述读取时钟在读取锁存器中的读出数据输出。2.根据权利要求1所述的方法，其中，所述延迟的起始信号将通过所述读取时钟在所述读取锁存器的读出数据输出与预定读取等待时间同步。3.根据权利要求2所述的方法，其中，所述预定的读取等待时间是在存储器控制器发出读取命令之后的预定数目的外部时钟周期。4.根据权利要求3所述的方法，还包括使用所述延迟的起始信号来启动读取时钟周期到一个预定值的计数；和当到达所述预定值时，使得来自一个存储器阵列的读出数据通过一个数据电路传递到所述读取锁存器。5.根据权利要求3所述的方法，还包括使用所述延迟的起始信号来启动读取时钟周期到一个预定值的计数；和当到达所述预定值时，将会使所述读取锁存器启动。6.根据权利要求4所述的方法，还包括设置计数器中的初始值；利用所述延迟的起始信号启动所述计数器，以便从所述初始值到所述预定值对读取时钟周期计数。7.根据权利要求5所述的方法，还包括设置计数器中的初始值；利用所述延迟的起始信号启动所述计数器，以便从所述初始值到所述预定值对读取时钟周期计数。8.根据权利要求6所述的方法，其中，从表示所述预定读取等待时间的第一数据和表示以下时间的第二数据中确定所述初始值，其中所述时间是在所述存储器控制器发出读取命令之后，读取时钟从所述第一信号处理通路退出所花费的时间。9.根据权利要求7所述的方法，其中，从表示所述预定读取等待时间的第一数据和表示以下时间的第二数据中确定所述初始值，其中所述时间是在所述存储器控制器发出读取命令之后，读取时钟从所述第一信号处理通路退出所花费的时间。10.根据权利要求8所述的方法，其中，所述第一和第二数据存储在所述存储器设备中。11.根据权利要求9所述的方法，其中，所述第一和第二数据存储在所述存储器设备中。12.根据权利要求10所述的方法，其中，所述第一数据存储在所述存储器设备的模式寄存器中。13.根据权利要求11所述的方法，其中，所述第一数据存储在所述存储器设备的模式寄存器中。14.根据权利要求12所述的方法，其中，所述第二数据存储在所述存储器设备的偏移电路中。15.根据权利要求13所述的方法，其中，所述第二数据存储在所述存储器设备的偏移电路中。16.根据权利要求12所述的方法，其中，通过所述存储器控制器将所述第一数据提供给所述模式寄存器。17.根据权利要求13所述的方法，其中，通过所述存储器控制器将所述第一数据提供给所述模式寄存器。18.根据权利要求14所述的方法，还包括在发出读取命令之后确定读取时钟信号通过所述第一处理通路所花费的时间，以及在所述偏移电路中存储所述确定的时间作为所述外部时钟的时钟周期。19.根据权利要求15所述的方法，还包括在发出读取命令之后确定读取时钟信号通过所述第一处理通路所花费的时间，以及在所述偏移电路中存储所述确定的时间作为所述外部时钟的时钟周期。20.根据权利要求1所述的方法，还包括使所述第二信号处理通路从属于所述第一信号处理通路以产生所述复制。21.根据权利要求20所述的方法，其中，所述第一信号处理通路包括一个第一延迟锁定环，以及所述第二信号处理通路包括一个从属于所述第一延迟锁定环的延迟电路。22.根据权利要求1所述的方法，其中，所述定时变化是生产过程、电压和温度导致的定时变化中的至少一个。23.一种操作存储器设备的方法，包括使用外部时钟信号作为第一延迟锁定环的输入以产生读取时钟信号；将响应于接收一个读取命令而产生的信号通过一个从属于所述第一延迟锁定环的延迟电路传递以产生延迟的信号；以及使用所述延迟的信号和读取时钟信号以从所述存储器设备的一个存储器阵列中输出读出数据。24.根据权利要求23所述的方法，其中所述的使用动作包括使用所述延迟的信号以启动对读取时钟周期到预定计数值的计数；当所述计数器到达所述的预定值时，启动一个向输出锁存器提供阵列数据的数据电路；以及利用所述读取时钟信号锁存所述提供的数据。25.根据权利要求23所述的方法，其中所述的使用动作包括使用所述延迟的信号以启动对读取时钟周期到一个预定计数值的计数；当所述计数器到达所述的预定值时，启动一个输出锁存器；以及利用所述读取时钟信号锁存所述提供的数据。26.根据权利要求24所述的方法，其中所述计数为所述输出锁存器以预定的读取等待时间向一条输出总线提供读出数据。27.根据权利要求25所述的方法，其中所述计数为所述输出锁存器以预定的读取等待时间向一条输出总线提供读出数据。28.根据权利要求26所述的方法，其中到所述预定值的所述计数从一个预先设置的值开始，其中至少部分地根据所述预定的读取等待时间来确定该预先设置的值。29.根据权利要求27所述的方法，其中到所述预定值的所述计数从一个预先设置的值开始，其中至少部分地根据所述预定的读取等待时间来确定该预先设置的值。30.根据权利要求28所述的方法，其中所述预先设置的值是基于偏移了至少以下时间的所述预定的读取等待时间，其中该时间是对于一个读取时钟信号在一个读取命令之后通过一个信号处理通路传播所花费的时间，所述信号处理通路包括所述延迟锁定环。31.根据权利要求29所述的方法，其中所述预先设置的值是基于偏移了至少以下时间的所述预定的读取等待时间，其中该时间是对于一个读取时钟信号在一个读取命令之后通过一个信号处理通路传播所花费的时间，所述信号处理通路包括所述延迟锁定环。32.根据权利要求30所述的方法，其中所述预定的读取等待时间进一步偏移了在所述存储器设备工作时固有的附加的延迟。33.根据权利要求31所述的方法，其中所述预定的读取等待时间进一步偏移了在所述存储器设备工作时固有的附加的延迟。34.根据权利要求32所述的方法，其中至少部分通过解码一个发送命令产生所述的附加延迟。35.根据权利要求33所述的方法，其中至少部分通过解码一个发送命令产生所述的附加延迟。36.根据权利要求32所述的方法，其中至少部分通过启动一条数据通路产生所述的附加延迟。37.根据权利要求33所述的方法，其中至少部分通过启动一条数据通路产生所述的附加延迟。38.根据权利要求23所述的方法，其中所述延迟锁定环和延迟电路经受相同的所产生的信号定时变化。39.根据权利要求38所述的方法，其中通过以下至少其中之一即生产过程、电压和温度变化导致所述信号定时变化40.一种存储器设备，其包括一个第一信号处理通路，用于从外部时钟信号中产生内部读取时钟信号，所述第一信号处理通路通知在所述读取时钟信号上的定时变化；一个第二信号处理通路，用于从一个接收到的读取命令产生延迟的起始信号，所述第二信号处理通路向所述延迟的起始信号通知所述定时变化；以及一个数据流控制电路，用于响应于所述延迟的起始信号和读取时钟信号来输出读出数据。41.根据权利要求40所述的存储器设备，其中所述数据流控制电路包括一个读取锁存器；一个用于从一个存储器阵列向所述读取锁存器提供读出数据的电路；和一个电路，用于在产生所述延迟的起始信号之后，将通过所述锁存器的读出数据输出与所述读取时钟同步预定数量的读取时钟周期。42.根据权利要求41所述的存储器设备，其中所述启动电路包括一个计数器，用于计数预定数量的读取时钟周期，其中所述计数器由所述延迟的起始信号启动；当计数所述预定数量的读取时钟周期时，启动所述电源电路。43.根据权利要求41所述的存储器设备，其中所述启动电路包括一个计数器，用于计数预定数量的读取时钟周期，其中所述计数器由所述延迟的起始信号启动；当计数所述预定数量的读取时钟周期时，启动所述读取锁存器。44.根据权利要求42所述的存储器设备，其中所述预定数量的读取时钟周期对应于以预定的读取等待时间向所述存储器设备的输出衰减器提供读出数据所需的时间。45.根据权利要求43所述的存储器设备，其中所述预定数量的读取时钟周期对应于以预定的读取等待时间向所述存储器设备的输出衰减器提供读出数据所需的时间。46.根据权利要求42所述的存储器设备，还包括用于为所述计数器预先载入一个具体的计数值的电路，所述计数器从所述具体的计数值起计数所述预定数量的读取时钟周期。47.根据权利要求43所述的存储器设备，还包括用于为所述计数器预先载入一个具体计数值的电路，所述计数器从所述具体的计数值起计数所述预定数量的读取时钟周期。48.根据权利要求46所述的存储器设备，其中所述具体的计数值与针对所述存储器设备产生一个具体的读取等待时间所需的读取时钟周期的数量有关。49.根据权利要求47所述的存储器设备，其中所述具体的计数值与针对所述存储器设备产生一个具体的读取等待时间的读取时钟周期的数量有关。50.根据权利要求48所述的存储器设备，其中所述具体的计数值是基于偏移了所述时间的所述具体的读取等待时间，其中该时间是在所述存储器控制器发出一个存储器读取命令之后，对于一个读取时钟从所述第一信号处理通路退出所需的时间。51.根据权利要求49所述的存储器设备，其中所述具体的计数值是基于偏移了所述时间的所述具体的读取等待时间，其中该时间是在所述存储器控制器发出一个存储器读取命令之后，对于一个读取时钟从所述第一信号处理通路退出所需的时间。52.根据权利要求50所述的存储器设备，其中所述具体的计数值是基于如进一步偏移了所述存储器设备内的附加延迟的所述具体的读取等待时间。53.根据权利要求51所述的存储器设备，其中所述具体的计数值是基于如进一步偏移了所述存储器设备内的附加延迟的所述具体的读取等待时间。54.根据权利要求52所述的存储器设备，其中所述附加的延迟至少部分由解码一个读取命令而产生。55.根据权利要求53所述的存储器设备，其中所述附加的延迟至少部分由解码一个读取命令而产生。56.根据权利要求52所述的存储器设备，其中所述附加的延迟至少部分由用于向所述输出锁存器提供读出数据的所述电路的启动时间而产...

【专利技术属性】
技术研发人员：B凯思，B约翰逊，F林，
申请(专利权)人：微米技术有限公司，
类型：发明
国别省市：US[美国]