闪速存储器流水线突发读取操作电路、方法和系统技术方案

本发明专利技术实施例包括用于闪速存储装置和系统的方法和设备。在范例系统中，流水线突发读取操作允许该装置支持比现有技术的突发读取闪速存储装置中可能的传输速率更高的数据传输速率。优选地是，闪速存储装置支持非流水线和流水线读取操作两者，带有可从存储控制器设置的读取模式。同时描述和声明了其他实施例。

【技术实现步骤摘要】

本专利技术涉及闪速(flash)存储装置、用于它们的操作方法、和包括这样的装置的系统，更具体地，涉及对于这样的装置、方法和系统的流水线突发(burst)读取功能。
技术介绍
闪速存储器是一种非易失类型的可重写存储器，其广泛应用于需要数据的非经常的写和/重写、非易失性存储、以及相对高速读取能力的数字数据应用中。为增加读取速度能力，一些闪速存储装置包括“突发读取”或“页读取”操作。具有这种能力的闪速存储装置通过将存储器中的“页”读入在片(on-chip)缓冲器中来响应读取请求，并且响应于一组顺序读取脉冲而从该缓冲器中输出连续的数据元素。可以参考图1和2更好的理解突发读取操作。图1图示了基本闪速存储器系统20，其包括存储控制器100和NAND闪速存储装置200。存储控制器100为存储装置200提供控制信号CE#、RE#、WE#、CLE和ALE。存储控制器100和存储装置200还共享如图1所示的八条信号线I/O0-I/O7一组的双向输入/输出(I/O)总线。存储装置200也将R/B#信号驱动至存储控制器100中。当然，虽然其它实现可以有不同的信号线、总线宽度和/或并入多个闪速存储装置，但是图1图解了在闪速存储系统中所建立的基本概念。存储控制器100可以是一个专用电路或被集成到带有附加功能的较大的电路中，如数字处理器。在图1中示出的控制信号如下进行工作，这里的“#”表示所断言(assert)的信号处于逻辑低。芯片使能信号CE#提供选择控制其它信号可以被路由至多个存储装置，且将会响应的唯一装置是存储控制器100向其断言CE#的一个装置。当被断言时，读取使能信号RE#实际上使得存储装置200将读取数据驱动至I/O总线上。写使能信号WE#使得存储装置200锁存地址、命令，或写正向转变的I/O总线的数据。命令锁存使能信号CLE，当断言时，使得被锁存在存储设备的I/O端口上的数据被解释为一个命令。同样的，地址锁存使能信号ALE在被断言时，使得被锁存在存储装置的I/O端口上的数据被解释为地址数据。输入/输出信号I/O0-I/O7由存储控制器100进行驱动以将命令、地址，和写数据传送到存储装置200。在读取操作中，I/O0-I/O7由存储装置200驱动，以将读取数据传送到存储控制器100。当存储控制器100和闪速存储装置200不驱动I/O总线时，它们中的每个将它们各自的驱动器置于高阻抗(high-z)状态。最后，闪速存储装置200具有将就绪/忙信号R/B#驱动到存储控制器100的能力。存储装置200在进行编程、擦除或从存储器阵列中读取时将该信号下拉至低电平。图2包括一个系统20的数据读取操作的数据传输部分的时序图。刚好在图2描绘的时间段之前，存储控制器100命令存储装置200为它的存储器的一个特定页面读取数据。当从存储器阵列中访问该特定页面时，闪速存储装置200将R/B#下拉至低电平以表示其处于忙碌状态。当R/B#返回高电平状态时，存储控制器100被准许将RE#置于低电平(当CE#处于低电平时)，以使得存储装置200将第一数据元素Dout N驱动到I/O总线上。然后，存储控制器100在将Dout N锁存离开I/O总线时将RE#置于高电平。存储装置200继而将I/O总线恢复高阻抗状态，且等待一个新的读取周期。若干个时间参数指示可以发生多快的突发的连续读取。时间参数tREA表示最差情况的读取使能到存取(read-enable-to-access)的时间，也就是，在当存储控制器100将RE#置于低电平和当存储装置200开始将Dout N驱动到I/O总线上之间的延迟。时间参数tRC表示最短读取周期的时间，也就是突发的连续读取之间的时间，其可以由设备来支持。参数tRC通常具有两个如图所示的子参数tRP和tREH。时间参数tRP表示最小读取脉冲宽度，也就是在RE#断言和数据锁存之间的时间。最后，时间参数tREH表示RE#的高电平保持时间，也就是连续读取脉冲之间存储控制器100必须将RE#保持在高电平的最短时间。通常，与由NAND闪速存储器支持的总线操作速率相比，存储控制器可以支持一个更高的总线操作速率，对于低电压闪速存储器而言尤其如此。一个具有减少的读取周期时间的NAND闪速存储器将因而在加速整个系统性能方面处于优势。在传统的方法中，脉冲宽度tRP不可以被降低到低于存取时间tREA，否则存储控制器将在存储装置将所请求的数据驱动到存储控制器之前锁存错误的数据。附图说明图1图示了在现有技术的系统中和在本专利技术的一些实施例中使用的、包括存储控制器和NAND闪速存储器的闪速存储系统的结构；图2图示了现有技术的闪速存储器的非流水线突发读取操作；图3图解了根据本专利技术的一些实施例的闪速存储器的流水线突发读取操作；图4包括根据本专利技术的一些实施例的闪速存储器的方框图；图5包括根据本专利技术的一些实施例的一个完整流水线突发读取操作的时序图；图6图示了图4的控制电路的一个实施例的细节；图7示出了图6的nRE缓冲器的一个实施例；图8示出了图6的判断电路的一个实施例；图9包括图6的多路复用器的一个实施例的电路图；图10以方框图的形式示出了根据本专利技术的一些实施例的、用于设定突发读取操作模式的电路图；图11表示图6的Dout控制电路的一个实施例；图12包括图4的输出驱动器的一比特路线的示例性电路图；图13包括图6的Dout控制电路的一个可选实施例的电路图。具体实施例方式本专利技术包括实现被称为流水线突发读取的闪速存储装置、方法和系统的实施例。在流水线突发读取中，存储控制器需要两个读取使能断言来读取存储单元。第一断言使得闪速存储器将请求的数据字(这里根据总线宽度来定义一个字)驱动到数据总线上。然而，该存储控制器不锁存请求的数据字直到它又一次断言读取使能。当闪速存储器接收到第二读取使能时，准许开始将下一个请求的数据字驱动到数据总线上。因此，与在图2中要求的半个读取周期(tRP)相反，在请求数据字和预期数据字有效的时间之间允许一个完整的读取周期。这样对于同样的总线驱动器特征，在流水线突发读取中对于读取使能到存取时间(tREA)的要求不及在非流水线突发读取中苛刻，允许存储装置支持数倍于非流水线突发读取速率的突发速率。作为另一个优点，如存储控制器所指示的，使用同样的信号线，一些实施例可以同时支持非流水线和流水线读取操作。图3图示了如在本专利技术的一些实施例中实现的基本流水线突发读取。与图2中相同，在完成从存储器阵列的页读取时，该存储装置允许R/W#恢复到高态。该存储控制器继而被允许将RE#驱动至低电平，使得存储装置在tREA存取时间之后将Dout N驱动到I/O总线上。然而，与图2中不同，存储控制器在读取脉冲tRP时间之后(当RE#被送至高电平)不期望Dout N有效。取而代之的是，当又一次断言RE#时，也即是在RE#的第一断言之后的tRC，存储控制器将Dout N锁存。当闪速存储装置接收RE#的第二断言时，它开始第二存取周期，这次是对于Dout N+1。在期望的流水线操作模式中，存储装置输出驱动器在突发操作中从不进入高阻抗状态，而是基于连续的RE#断言，直接从一个数据字转变到另一个数据字。这样，Dout N+1不被锁存到存储控制器上，直到RE#的第三断言。该模式持续每一本文档来自技高网...

【技术保护点】
一种闪速存储装置，包括：输出缓冲器，响应读取使能信号的断言而提供数据输出信号；判断电路，响应读取使能信号的断言而断言输出标志信号，该判断电路在读取使能信号保持去断言至少一段保持时间时，去断言输出标志信号；以及耦合到数据输出信号和输出使能信号的三态输出驱动器，当断言输出使能信号时，该驱动器将数据输出信号驱动到输出节点上，否则该驱动器在输出节点上呈现高阻抗，其中所述输出使能信号以至少一种读取模式响应输出标志信号。

【技术特征摘要】
KR 2003-7-22 50227/03;US 2004-5-24 10/852,8411.一种闪速存储装置，包括输出缓冲器，响应读取使能信号的断言而提供数据输出信号；判断电路，响应读取使能信号的断言而断言输出标志信号，该判断电路在读取使能信号保持去断言至少一段保持时间时，去断言输出标志信号；以及耦合到数据输出信号和输出使能信号的三态输出驱动器，当断言输出使能信号时，该驱动器将数据输出信号驱动到输出节点上，否则该驱动器在输出节点上呈现高阻抗，其中所述输出使能信号以至少一种读取模式响应输出标志信号。2.如权利要求1所述的闪速存储装置，进一步包括多路复用器，具有可基于读取模式输入信号从第一和第二信号输入进行选择的多路复用器输出，该第一信号输入耦合到输出标志信号，该第二输入耦合到读取使能信号，其中输出使能信号响应多路复用器的输出。3.如权利要求2所述的闪速存储装置，进一步包括第一传输门，具有连接到第一信号输入的输入、连接到多路复用器输出的输出、以及当读取模式输入信号在第一逻辑状态时进行连接以便接通第一传输门的控制门；以及第二传输门，具有连接到第二信号输入的输入、连接到多路复用器输出的输出、以及当读取模式输入信号在第二逻辑状态时进行连接以便接通第二传输门的控制门。4.如权利要求2所述的闪速存储装置，进一步包括一可编程模式寄存器以产生读取模式输入信号。5.如权利要求4所述的闪速存储装置，其中所述可编程模式寄存器可以响应在操作期间由该装置接收的模式寄存器命令来编程，该可编程模式寄存器具有复位逻辑，以便当装置被加电时设置该寄存器的状态。6.如权利要求2所述的闪速存储装置，进一步包括一数据输出控制电路，以接收多路复用器的输出并产生输出使能信号。7.如权利要求6所述的闪速存储装置，具有执行寄存器读取操作和数据阵列读取操作的能力，其中当请求寄存器读取时和当请求阵列读取并且阵列数据已经准备好作为数据输出信号被输出时，数据输出控制电路均允许该输出使能信号响应多路复用器的输出。8.如权利要求1所述的闪速存储装置，进一步包括读取使能缓冲器，以便当外部芯片使能信号和外部读取使能信号均被断言时，断言读取使能信号。9.一种闪速存储装置，包括输出缓冲器，响应读取使能信号的断言而提供数据输出信号；可编程模式电路，产生能够指示至少两种读取模式的读取模式输入信号，所述两种读取模式包括流水线读取模式和非流水线读取模式；控制电路，基于读取模式输入信号和读取使能信号产生输出使能信号，其中在非流水线读取模式中，响应读取使能信号的去断言而触发输出使能信号的去断言，且其中在流水线读取模式中，通过输出使能信号保持断言一段保持时间而触发输出使能信号的去断言；以及耦合到数据输出信号和输出使能信号的三态输出驱动器，当输出使能信号被断言时，该驱动器将数据输出信号驱动至输出节点，否则该驱动器在输出节点上呈现高阻抗。10.如权利要求9所述的闪速存储装置，其中可编程模式电路可通过在操作期间由闪速存储装置接收的模式寄存器设置命令而进行编程。11.如权利要求9所述的闪速存储装置，其中可编程模式电路在闪速存储装置被加电时默认产生指示非流水线读取模式的读取模式输入信号。12.如权利要求9所述的闪速存储装置，其中可编程模式电路在闪速存储装置被加电时默认产生指示流水线读取模式的读取模式输入信号。13.一种存储系统，包括存储控制器，具有向装置断言以使得该装置将读取数据传输给存储控制器的读取使能输出；...

【专利技术属性】
技术研发人员：崔寿焕，朴晸壎，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]