半导体读出电路制造技术

本发明专利技术的半导体读出电路配备：在读出存储于存储单元中的信息之前，将连接在存储单元中的位线ＢＬ充电到规定的预充电电压的预充电电路（５）；控制位线ＢＬ的电压，使之成为规定电压的反馈型偏置电路（２）；通过反馈型偏置电路（２）的传输门（２０），放大并检测连接在位线（ＢＬ）上的读出输入节点（Ｎ１）的电压变化的读出放大器（４）；以及对读出输入节点（Ｎ１）充电的负载电路（３）。该负载电路（３）在预充电电路（５）被激活的预充电期间的至少结束之前的预定期间的期间未被激活，在预充电期间结束后被激活。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件，特别是涉及半导体存储器件，更详细地说，涉及能够高速读出半导体器件的存储单元内的数据的半导体读出电路。
技术介绍
历来，作为可电改写的非易失性存储器，存在EEPROM、闪速EEPROM(以下，称为闪速存储器)及存储单元在控制栅的侧面配备了电荷保持区的SW存储器(侧壁存储器)等各种非易失性存储器并被提出。这些非易失性存储器在使数据存储在存储单元中并进行读出这一点上是相互共同的。存储单元的结构是各种各样的，例如，在闪速存储器中将配备浮置栅的MOSFET作为存储单元。闪速存储器根据该存储单元的浮置栅的电荷蓄积状态改变晶体管的阈值电压，将该阈值电压的大小作为数据存储。为了从存储单元读出数据，通过位线向由连接在存储单元的控制栅上的字线和连接在存储单元的漏上的位线所选择的存储单元的漏施加规定的读出电压，用读出放大器等电路检测并放大因存储单元晶体管的阈值电压的大小之差引起的存储单元电流的变化，即连接在存储单元中的位线电流变化，来进行数据的读出。在图15中示出了现有的存储单元读出电路100。在图15的电路中，为了从存储单元被排列为阵列状而成的存储器阵列104中选择读出对象本文档来自技高网...

【技术保护点】
一种半导体读出电路，其特征在于：配备：在读出存储于存储单元中的信息前，将连接在上述存储单元中的位线充电到规定的预充电电压的预充电电路；进行控制使上述位线的电压成为规定电压的反馈型偏置电路；通过上述反馈型偏置电 路的传输门，放大并检测连接在上述位线上的读出输入节点的电压变化的读出放大器；以及对上述读出输入节点充电的负载电路，上述负载电路在上述预充电电路激活的预充电期间的至少结束之前的一定期间的期间不被激活，在上述预充电期间结束后被激 活。

【技术特征摘要】
JP 2003-12-26 433813/031.一种半导体读出电路，其特征在于配备在读出存储于存储单元中的信息前，将连接在上述存储单元中的位线充电到规定的预充电电压的预充电电路；进行控制使上述位线的电压成为规定电压的反馈型偏置电路；通过上述反馈型偏置电路的传输门，放大并检测连接在上述位线上的读出输入节点的电压变化的读出放大器；以及对上述读出输入节点充电的负载电路，上述负载电路在上述预充电电路激活的预充电期间的至少结束之前的一定期间的期间不被激活，在上述预充电期间结束后被激活。2.如权利要求1所述的半导体读出电路，其特征在于上述读出放大器用将上述读出输入节点的电压与规定的基准电压作为差动输入的比较电路构成。3.如权利要求2所述的半导体读出电路，其特征在于配备了发生上述基准电压的基准电压发生电路，上述基准电压发生电路配备与上述负载电路有相同电路结构的基准负载电路；与上述预充电电路有相同电路结构的基准预充电电路；与上述反馈型偏置电路有相同电路结构的基准反馈型偏置电路；以及与上述存储单元有相同元件结构的基准单元。4.如权利要求3所述的半导体读出电路，其特征在于上述基准电压发生电路用一对基准电压发生电路构成，其中包括上述基准单元的单元电流被设定为与上述存储单元的1个存储状态对应的单元电流的第1基准电压发生电路和上述基准单元的单元电流被设定为与上述存储单元的另一存储状态对应的单元电流的第2基准电压发生电路。上述第1基准电压发生电路所发生的第1基准电压和上述第2基准电压发生电路所发生的第2基准电压被并联输入到上述比较电路的上述差动输入的一方。5.如权利要求1所述的半导体读出电路，其特征在于配备至少在上述负载电路未被激活的期间中，将上述读出输入节点的电压保持为规定的保持电压的保持电路。6.如权利要求5所述的半导体读出电路，其特征在于上述保持电路配备其源连接在上述读出输入节点上、其漏连接在电源电压上、其栅连接在决定上述保持电压的规定的中间电压上的N型MOSFET而被构成。7.如权利要求6所述的半导体读出电路，其特征在于上述中间电压从上述反馈型偏置电路内的内部节点提供。8.如权利要求...

【专利技术属性】
技术研发人员：森川佳直，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：JP[日本]