【技术实现步骤摘要】
本专利技术涉及可电重写数据的非易失性半导体存储器件。更具体地，涉及一种适于在一个存储单元中存储多值数据的多值闪存。
技术介绍
在闪存中，当擦除存储的数据、写入新的数据时，存储单元晶体管的浮动栅的累积电荷发生变化。那么，作为结果，阈电压要改变以存储数据。例如，可以使负阈电压对应于“1”的数据，而使正电压对应于“0”的数据。近年来，已经开发了适于在单个存储单元中存储多个比特位的多值闪存，以降低每比特位的成本并/或增加存储容量。在适于在单个存储单元中存储两个比特位的存储器件中，存储单元具有取决于存储在其中的数据的四个阈电压。通过精确地控制每一个存储单元的阈电压，可以获得高度可靠的存储器件。″Fast and Accurate Programming Method for Multi-levelNAND FEPROMs，pp.129-130，Digest of 1995 Symposium on VLSITechnology″提出了一种写数据的方法，按一个速率升高写电压Vpgm，以精确地控制每一个存储单元的阈电压。使用在上述文献中提出的方法，通过按0.2V/10微秒的...
【技术保护点】
一种非易失性半导体存储器件，其特征在于包括：可电重写数据的非易失性半导体存储单元；以及写电路，该写电路被配置为通过下述方式向所述存储单元写入数据：向该存储单元提供一个写电压和一个写控制电压以改变存储单元的写状态，改变写控制电 压的提供以降低写状态的变化速率，还改变写控制电压的提供以控制所述降低了的写状态变化速率，并在控制写状态的变化速率的同时终止对存储单元的写操作。
【技术特征摘要】
JP 2003-12-9 410237/20031.一种非易失性半导体存储器件，其特征在于包括可电重写数据的非易失性半导体存储单元；以及写电路，该写电路被配置为通过下述方式向所述存储单元写入数据向该存储单元提供一个写电压和一个写控制电压以改变存储单元的写状态，改变写控制电压的提供以降低写状态的变化速率，还改变写控制电压的提供以控制所述降低了的写状态变化速率，并在控制写状态的变化速率的同时终止对存储单元的写操作。2.如权利要求1所述的器件，其特征在于，在向所述存储单元写入数据时所述写电路执行依次升高所述写电压的写操作。3.如权利要求2所述的器件，其特征在于，通过依次升高所述写控制电压，所述写电路控制所述降低了的写状态变化速率的变化速率。4.如权利要求3所述的器件，其特征在于，所述写电压的升高速率大于所述写控制电压的升高速率。5.如权利要求1所述的器件，其特征在于，所述写电路检测所述存储单元的写状态是否达到了第一电平，在检测到所述存储单元的写状态达到了所述第一电平时，所述写电路通过改变所述写控制电压的提供而降低所述写状态变化速率。6.如权利要求3所述的器件，其特征在于，所述写电路检测所述存储单元的写状态是否达到了第二电平，在检测到所述存储单元的写状态达到了所述第二电平时，所述写电路终止对所述存储单元的写操作。7.如权利要求1所述的器件，其特征在于还包括连接到该存储单元的栅极的字线；和连接到该存储单元的漏极的位线，其中，所述写电路将所述写电压提供给所述字线，将所述写控制电压提供给所述位线。8.如权利要求1所述的器件，其特征在于，所述写电路在所述存储单元中写入大于1比特的数据。9.如权利要求1所述的器件，其特征在于，当从所述写电路改变所述写控制电压的提供并降低所述写状态变化速率的时刻起过去了预定时间时，所述写电路终止向所述存储单元写入的操作。10.一种非易失性半导体存储器件，其特征在于包括可电重写数据的非易失性半导体存储单元；以及写电路，该写电路被配置为通过下述方式向所述存储单元写入数据向该存储单元施加一个第一校验电压，以检测所述存储单元的写状态是否达到了一个第一电平；当所述存储单元的写状态没有达到所述第一电平时，向该存储单元施加一个写电压和表现出第一有效电平的写控制电压；当所述存储单元的写状态已经达到了所述第一电平时，向该存储单元施加所述写电压和一个表现出随时间而变化的第二有效电平的写控制电压；向该存储单元施加一个第二校验电压以检测该存储单元的写状态是否达到了一个第二电平；如果该存储单元的写状...
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