非易失性存储装置及其页缓冲器制造方法及图纸

本发明专利技术提供一种呼叫缓冲器，其中已锁存入一呼叫缓冲器的一寄存器中的数据值并非藉由在一ＮＡＮＤ闪存装置的一检查板程序操作中将数据缓慢传输至寄存器来改变。该呼叫缓冲器包括：一第一寄存器，其具有一用于交替接收程序数据及擦除数据的第一输入单元；及一第二寄存器，其具有一用于交替接收程序数据及擦除数据的第二输入单元。充电装置分别耦接至第一输入单元及第二输入单元以便将程序数据或擦除数据缓慢输入至第一输入单元或第二输入单元。

【技术实现步骤摘要】

本专利技术涉及一非易失性存储器装置的呼叫缓冲器。
技术介绍
对非易失性存储器装置的需求逐渐增加长，非易失性存储器装置可以电编程及擦除，且无需在一预定周期基础上重写数据的刷新功能。下文中术语″程序″是指将数据写入存储器单元的操作。为实现存储器装置的高集成，对NAND闪存装置作了改进，其中多个存储器单元经串联(意即，一种相邻单元共享漏极或源极的结构)以形成一串。NAND闪存装置是一不同于NOR型闪存装置的用于连续读取信息的存储器装置。在NAND闪存装置中，使用一呼叫缓冲器(page buffer)以在一较短时间周期内储存大量信息或读取所储存的信息。呼叫缓冲器接收来自一I/O接脚的大量信息且将该信息提供至存储器单元，或储存存储器单元数据且接着输出该数据。呼叫缓冲器通常具有一单一寄存器以便临时储存数据。然而近来，呼叫缓冲器使用双寄存器以当在一NAND闪存装置中对大量数据编程时增加程序速度。在现有技术中，装置容量相对较小且可使用一单层呼叫缓冲器。然而近来，装置容量已显著增加。由于如图1中所示层压呼叫缓冲器，因此行线(Y线)经延长以容纳增加的容量。图1示意地显示了呼叫缓冲器的结构。图1还显示了在检查板程序操作中交替输入程序数据及擦除数据。从图1可看出位于接近存储器单元的呼叫缓冲器具有较长行线Y0-YN。在检查板程序的时候，根据一数据输入信号(nDI)接通呼叫缓冲器的一数据输入晶体管12以便输入程序数据。根据一数据输入信号(DI)接通一数据输入晶体管11以便输入擦除数据。然而，若行线(路径)被加长，则发生以下问题已锁存入呼叫缓冲器的一锁存电路10的一节点QAb中的程序数据″1″经由在检查板程序时间处根据数据输入信号(nDI)接通的数据输入晶体管12而转移为程序数据″0″。这是因为数据输入晶体管11接通太快以便输入擦除数据(图1中由″1″所指示的擦除数据是指一单元状态，且当输入擦除数据时，锁存电路110的节点QAb以″0″输入)。即，若根据在数据并未完全加载至该行线的状态下的数据输入信号(DI)接通数据输入晶体管11，则锁存电路110的节点QAb的程序数据″1″放电且接着改变为程序数据″0″。如上所述，若已锁存于锁存电路110的节点QAb上的程序数据″1″被转移为程序数据″0″，则在存储器单元的程序操作的时候产生一″失效″状态。
技术实现思路
本专利技术的一优点为一种呼叫缓冲器在一NAND闪存装置的一检查板程序操作的时候将数据缓慢传输至寄存器而不改变已锁存入一呼叫缓冲器的一寄存器中的数据值。由于减少了在NAND闪存装置的程序操作期间的失效的发生而改善了成品率。在一实施例中，一非易失性存储器装置包括一存储器单元阵列；及一呼叫缓冲器，其耦接至该存储器单元阵列且包括一第一寄存器，该第一寄存器具有一第一输入单元以接收第一程序数据、一第二输入单元以接收第一擦除数据、一耦接至第一输入单元的第一延迟组件及一耦接至第二输入单元的第二延迟组件。第一输入单元被构成为以根据第一数据输入信号将第一程序数据转移至第一寄存器的第一节点，且第二输入单元经组态以根据第二数据输入信号将第一擦除程序转移至第一寄存器的第二节点。第一及第二延迟组件经使用以分别将第一及第二数据输入信号的一输入延迟至第一及第二输入单元，且在检查板程序操作期间分别将输入第一程序数据及第一擦除数据的额外时间提供入第一及第二输入单元中。在另一实施例中，非易失性存储器装置的一呼叫缓冲器包括一第一寄存器，该第一寄存器具有一第一输入单元以根据经由第一数据路径由第一输入单元所接收的第一数据输入信号来接收程序数据及一第二输入单元以根据经由第二数据路径由第二输入单元所接收的第二数据输入信号来接收擦除数据。第一输入单元根据第一数据输入信号将程序数据转移至第一寄存器的第一节点，且第二输入单元根据第二数据输入信号将擦除数据转移至第一寄存器的第二节点。将第一输入单元提供于一行线与第一节点之间，且将第二输入单元提供于行线与第二节点之间，分别经由行线将程序数据及擦除数据输入至第一及第二输入单元。第一数据路径被构成为充分长以将第一数据输入信号的一输入延迟至第一输入单元且提供一额外时间以将程序数据输入至第一输入单元。附图说明图1为一其中累积呼叫缓冲器的现有的NAND闪存装置的方块图；图2为根据本专利技术的一实施例的一NAND闪存装置的电路图；图3A为用于驱动一呼叫缓冲器的数据输入晶体管的数据输入信号的波形，其中在一寄存器中未提供延迟电容器；和图3B显示了用于驱动一呼叫缓冲器的数据输入晶体管的数据输入信号的脉冲波形，其中在一寄存器中提供了延迟电容器。附图符号说明11 数据输入晶体管12 数据输入晶体管100存储器单元阵列110锁存电路200呼叫缓冲器210偏压单元220预充电单元230回拷程序单元240第一寄存器250第二寄存器300行选择单元BSLe 位线选择信号BSLo 位线选择信号C1，C2 延迟电容器CPBK 回拷信号 CSL 通用源极线DI数据输入信号DISCHe栅极控制信号DST 漏极选择晶体管LT1 第一锁存电路MC0至MCn 存储器单元N 晶体管P11 PMOS晶体管PBDO_L读取信号PGM_L 程序信号Prech 预充电PRECHb预充电信号QA节点QAb 节点QB节点QBb 节点RST_L 重置信号SO感测线SST 源极选择晶体管VCC 电源电压VIRPWR偏压信号VSS 地电压WL字线Y-DRV 行选择信号具体实施方式将参照附图结合较佳实施例来描述本专利技术。图2为根据本专利技术的一较佳实施例的例如NAND闪存装置的非易失性存储器装置的电路图。NAND闪存装置包括一存储器单元阵列100、一呼叫缓冲器200及一行选择单元300。存储器单元阵列100包括存储器单元MC0至MCn。存储器单元MC0至MCn在一漏极选择晶体管DST与一源极选择晶体管SST之间串联以形成单元串。将漏极选择晶体管DST连接至位线BLe、BLo中的每一个，且将源极选择晶体管SST连接至一通用源极线CSL。位线BLe指示一偶数位线，且位线BLo指示一奇数位线。存储器单元(例如，M1)由一诸如WL1的字线控制且形成呼叫(page)。呼叫缓冲器200提供于存储器单元阵列100与行选择单元300之间，且包括一位线选择及偏压单元210、一预充电单元220、一回拷(copyback)程序单元230、一第一寄存器240及一第二寄存器250。偶数位线BLe及奇数位线BLo经由一感测线SO连接至呼叫缓冲器200。NAND装置可包括多个呼叫缓冲器。在图2中仅示出了一个呼叫缓冲器200。位线选择及偏压单元210包括偏压供给晶体管N11、N12及位线选择晶体管N13、N14。偏压提供晶体管N11的一端连接至偶数位线BLe，且另一端连接至一用于施加一偏压信号(VIRPWR)的线。使用一栅极控制信号(DISCHe)来接通或断开偏压提供晶体管N11。为将数据编程到与偶数位线BLe相关联的单元中，偏压提供晶体管N11根据栅极控制信号(DISCHe)接通且将一电源电压(VCC)施加至偶数位线BLe作为偏压信号(VIRPWR)。偏压提供晶体管N12的一端连接至奇数位线BLo，且另一端连接至一用于施加偏压信号(本文档来自技高网...

【技术保护点】
一种非易失性存储器装置，其包含：一存储器单元阵列；和一呼叫缓冲器，其耦接至该存储器单元阵列且包括一第一寄存器，该第一寄存器具有一第一输入单元以接收第一程序数据、一第二输入单元以接收第一擦除数据、一耦接至该第一输入单元的第一延 迟组件及一耦接至该第二输入单元的第二延迟组件，其中该第一输入单元被构成为以根据一第一数据输入信号将该第一程序数据转移至该第一寄存器的一第一节点，且该第二输入单元被构成为以根据一第二数据输入信号将该第一擦除程序转移至该第一寄存器的一第 二节点，其中该第一延迟组件及该第二延迟组件用于分别将该第一数据输入信号及该第二数据输入信号的一输入延迟至该第一输入单元及该第二输入单元，且提供一额外时间以在一检查板程序操作期间分别将该第一程序数据及该第一擦除数据输入至该第一输入单元 及该第二输入单元中。

【技术特征摘要】
KR 2005-3-15 21483/051.一种非易失性存储器装置，其包含一存储器单元阵列；和一呼叫缓冲器，其耦接至该存储器单元阵列且包括一第一寄存器，该第一寄存器具有一第一输入单元以接收第一程序数据、一第二输入单元以接收第一擦除数据、一耦接至该第一输入单元的第一延迟组件及一耦接至该第二输入单元的第二延迟组件，其中该第一输入单元被构成为以根据一第一数据输入信号将该第一程序数据转移至该第一寄存器的一第一节点，且该第二输入单元被构成为以根据一第二数据输入信号将该第一擦除程序转移至该第一寄存器的一第二节点，其中该第一延迟组件及该第二延迟组件用于分别将该第一数据输入信号及该第二数据输入信号的一输入延迟至该第一输入单元及该第二输入单元，且提供一额外时间以在一检查板程序操作期间分别将该第一程序数据及该第一擦除数据输入至该第一输入单元及该第二输入单元中。2.如权利要求1所述的装置，其中该第一输入单元经由一第一数据路径接收该第一数据输入信号，其中该第一延迟组件耦接至该第一数据路径。3.如权利要求2所述的装置，其中该第一输入单元包含一提供于该第一寄存器的该第一节点与一行线之间的第一晶体管，该第一晶体管具有一被构成为以经由该第一数据路径接收该第一数据输入信号的栅极。4.如权利要求3所述的装置，其中该第二输入单元经由一第二数据路径接收该第二数据输入信号，其中该第二延迟组件耦接至该第二数据路径。5.如权利要求4所述的装置，其中该第二输入单元包含一提供于该第一寄存器的该第二节点与该行线之间的第二晶体管，该第二晶体管具有一被构成为以经由该第二数据路径接收该第二数据输入信号的栅极。6.如权利要求1所述的装置，其中该呼叫缓冲器进一步包含一第二寄存器，该第二寄存器具有一第三输入单元以接收第二程序数据，及一第四输入单元以接收第二擦除数据，其中第三延迟组件及第四延迟组件分别耦接至该第三输入单元及该第四输入单元。7.如权利要求6所述的装置，其中该第三输入单元根据一经由一第三数据路径输入至第三输入单元的第三数据输入信号将该第二程序数据转移至该第二寄存器的一第三节点，其中该第三延迟组件沿着该第三数据路径而提供。8.如权利要求7所述的装置，其中该第三输入单元包含一提供于该第二寄存器的该第三节点与一行线之间的第三晶体管。9.如权利要求6所述的装置，其中该第四输入单元根据一经由一第四数据路径所接收的第四数据输入信号将该第二擦除数据转移至该第二寄存器的一第四节点，其中该第四延迟组件沿着该第四数据路径...

【专利技术属性】
技术研发人员：金义锡，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]