防止热电子程序扰动现象的非易失性存储器装置及方法制造方法及图纸

本发明专利技术提供一种在ＮＡＮＤ闪存装置中防止产生热电子所致的程序扰动的方法。一低于一施加至其它字线的程序抑制电压的信道升压防扰电压被施加至耦接至离选择晶体管最近的存储器单元的边缘字线。结果，一介于耦接至所述边缘字线的所述存储器单元与所述选择晶体管之间的电场减弱，且热电子的能量减小。

【技术实现步骤摘要】

本专利技术涉及非易失性存储器装置及防止热电子程序扰动现象的方法，特别是涉及一种防止产生由NAND闪存装置中的热电子所致的程序扰动的方法。
技术介绍
对于在一预定周期处可在无需重写数据的刷新功能的情况下经电子编程及擦除的半导体存储器装置存在不断增加的需求。术语″程序″是指将数据写入存储器单元的操作。为提高存储器装置的整合水平，已开发一种NAND闪存装置，其中多个存储器单元串联(意即，其中相邻单元共享漏极或源极的结构)以形成一串。NAND闪存装置是一顺序读取信息的存储器装置，其与NOR闪存装置不同。图1是一现有的NAND闪存装置的电路图。图2示出了图1所示的NAND闪存装置的程序电压条件的表格。参照图1及图2，经选择的位线BLo被施加接地电压(0V)，未被选择的位线BLe被施加电源电压(VCC)，一漏极选择线DSL被施加电源电压(VCC)，一源极选择线SSL被施加接地电压(0V)，一字线WL2被施加约16至19V的程序电压(Vpgm)，且其余字线WL0、WL1、WL3至WL31被施加一通过电压(pass voltage)，意即，一8V至10V的程序抑制电压(Vpass)。若前述程序电压条件实现，则数据被编程到存储器单元MC2′。图1所示的NAND闪存装置在一程序运作中具有两种扰动模式。一模式是Vpass扰动模式且另一模式是Vpgm扰动模式。在Vpass扰动模式中，存储器单元MC0′、MC1′、MC3′至MC31′被扰动。这些存储器单元与待编程的存储器单元MC2′存在于相同串12中。术语″Vpass扰动″是指一现象，其中存储器单元MC0′、MC1′、MC3′至MC31′在每一字线WL0至WL1及WL3至WL31的电压为10V且每一存储器单元MC0′、MC1′、MC3′至MC31′的信道电压为0V的条件下被编程。在Vpgm扰动模式中，存储器单元MC2被扰动。此存储器单元与待编程的单元MC2′存在于相同字线WL2中。术语″Vpgm扰动″是指一现象，其中存储器单元MC2在字线WL2的电压为18V且存储器单元MC2的信道电压为8V的条件下被编程。连接至施加有电源电压(VCC)的未被选择位线BLe的存储器单元MC0至MC31的信道电压皆被升压至8V。这是因为未被选择的位线BLe被施加电源电压(VCC)，其与经选择的位线BLo不同。通道升压至8V的一个原因将在下文参照图3描述。若未被选择的位线BLe被施加电源电压(VCC)且导通漏极选择晶体管DST，则向存储器单元MC0至MC31转移一为(Vcc-Vt)的电压(其中，Vt为DST的阈值电压)，以使得存储器单元MC0至MC31的通道以(Vcc-Vt)初始充电。接着，在不形成通道的情况下截止漏极选择晶体管DST。在存储器单元MC0至MC31的通道与控制栅极CG之间存在隧道氧化膜电容(Cox)及二氧化氮(ONO)电容(Cono)。在通道与一块体(一衬底Si-Sub)之间存在耗尽型电容(Cch)。因此，通道Vch0至Vch31经升压以匹配等于约8V的三种电容(Cono、Cox及Cch)的耦合。连接至施加有电源电压(Vcc)的未被选择位线BLe的程序抑制单元MC0至MC31未被编程。Vpass扰动及Vpgm扰动是显著影响NAND闪存产品合格率的因素。然而，额外扰动现象，如通道升压扰动及热电子程序扰动，随着存储器单元的尺寸减至100nm或低于100nm而发生。术语″通道升压扰动″是指一现象，其中数据藉由随着存储器单元MC0至MC31的通道Vch0至Vch31被升压而产生的热电子来编程到并不希望的存储器单元MC0及MC31内。藉由这些热电子的信道升压扰动现象通常仅产生于连接至图3所示的未被选择串11内的边缘字线WL0、WL31的存储器单元MC0、MC31中。其中，通道升压扰动现象产生于连接至字线WL0的大部分的存储器单元MC0中。藉由热电子的信道升压扰动现象将参照图3在下文更详细地描述。源极选择晶体管SST的通道Vchs藉由其栅极电压(0V)而固定至一约0V的电压。漏极选择晶体管DST的通道Vchd藉由其栅极电压(VCC)而固定至约1V的电压。然而，如上所述，存储器单元MC0、MC31的通道Vch0、Vch31被升压至约8V。在源极选择晶体管SST与存储器单元MC0之间存在一强横向电场(归因于SST的0V信道电压与MC0的8V信道电压之间的电压差的电场)。在漏极选择晶体管DST与存储器单元MC31之间亦存在一强横向电场(归因于DST的1V信道电压与MC31的8V信道电压之间的电压差的电场)。藉由热电子的信道升压扰动现象通常产生于连接至字线WL0的存储器单元MC0中的一个原因为源极选择晶体管SST的信道电压(Vchs)0V与存储器单元MC0的信道电压(Vch0)8V之间的电压差大于漏极选择晶体管DST的信道电压(Vchd)1V与存储器单元MC31的信道电压(Vch31)8V之间的电压差。另外，电子及空穴(e-h对)的电流产生于源极选择晶体管SST的栅极氧化膜与硅衬底Si-Sub之间的接口处。空穴朝向硅衬底Si-Sub脱离且电子沿硅衬底Si-Sub的表面而向存储器单元MC0移动。如上文所述的相同现象亦产生于源极选择晶体管SST的栅极氧化膜与硅衬底Si-Sub之间的接口处。若电子穿过如上文所述的横向强电场，则电子变成热电子。若这些热电子散布在存储器单元MC0、MC31周围，则热电子将被引入存储器单元MC0、MC31的浮动栅极FG，使得数据被编程到程序抑制单元MC0、MC31。存储器单元的尺寸愈小，横向电场愈强(由于MC0与SST或MC31与DST之间的距离变窄)。因此，存储器单元的尺寸愈小，藉由热电子的信道升压扰动现象愈严重。此外，多层单元(MLC)闪存装置使用一高程序电压(Vpgm)及一高程序抑制电压(Vpass)。因此，为保持MLC的阈值电压分布非常窄，MLC具有程序脉冲，所述程序脉冲比单层单元(SLC)的程序脉冲大6倍。此使得MLC具有更严重的藉由前述热电子的信道升压扰动。图4示出了藉由热电子的信道升压扰动在连接至边缘字线WL0、WL31的存储器单元MC0、MC31中发生的视图。在图4中，由黑线标出的部分指示不合格位。图5示出了单元MC0、MC31(其中产生藉由热电子的信道升压扰动的单元)的阈值电压(Vt)与程序抑制电压(Vpass)之间的关系的图表。自图4及图5可看出，连接至边缘字线WL0、WL31的存储器单元MC0、M31具有一非常不同于连接至其它字线WL1至WL30的存储器单元MC1至MC30的特性。
技术实现思路
本专利技术的实施例防止藉由热电子的程序扰动产生一在连接至边缘字线的存储器单元与选择晶体管之间的较弱的电场。根据本专利技术的一实施例，一种防止非易失性存储器装置的热电子程序扰动的方法包括将第一组存储器单元的信道升压至一第一电压。此第一组存储器单元连接至在一耦接至位线的第一选择晶体管与第二选择晶体管之间串连的存储器单元的N个(其中N为正整数)字线的第一及第N字线。第二选择晶体管耦接至一共享源极线及一位线。该方法进一步包括将第二组存储器单元的信道升压至一第二电压，第二组存储器单元连接至除第一及第N字线以外的其余字线。第二组存储器单元亦耦接至一程序字线及未被选择位线。在此本文档来自技高网...

【技术保护点】
一种防止一非易失性存储器装置的热电子程序扰动的方法，该方法包含：将一第一组存储器单元的信道升压至一第一电压，该第一组存储器单元耦接至Ｎ个字线的第一及第Ｎ字线，其中该第一组存储器单元被串联耦接在一第一选择晶体管与一第二选择晶体管之间， 该第一选择晶体管及该第二选择晶体管耦接至一第一位线，其中该第二选择晶体管耦接至一共享源极线；以及将一第二组存储器单元的信道升压至一第二电压，该第二组存储器单元耦接至除该第一字线、该第Ｎ字线及一程序字线以外的多个其余字线，其中该第二组 存储器单元耦接至该第一位线，其中该第一电压低于该第二电压，其中该Ｎ是一正整数。

【技术特征摘要】
KR 2005-4-11 30048/051.一种防止一非易失性存储器装置的热电子程序扰动的方法，该方法包含将一第一组存储器单元的信道升压至一第一电压，该第一组存储器单元耦接至N个字线的第一及第N字线，其中该第一组存储器单元被串联耦接在一第一选择晶体管与一第二选择晶体管之间，该第一选择晶体管及该第二选择晶体管耦接至一第一位线，其中该第二选择晶体管耦接至一共享源极线；以及将一第二组存储器单元的信道升压至一第二电压，该第二组存储器单元耦接至除该第一字线、该第N字线及一程序字线以外的多个其余字线，其中该第二组存储器单元耦接至该第一位线，其中该第一电压低于该第二电压，其中该N是一正整数。2.如权利要求1的方法，其进一步包含将一程序抑制电压施加至该第二组存储器单元；以及将一低于该程序抑制电压的信道升压防扰电压施加至该第一字线及该第N字线。3.如权利要求1的方法，其中一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与该第一组存储器单元的一信道电压之间的一电压差的第一电场低于一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与该第二组存储器单元的一信道电压之间的一电压差的第二电场。4.如权利要求2的方法，其中低于该程序抑制电压的该信道升压防扰电压是4V至7V。5.如权利要求2的方法，其中低于该程序抑制电压的该信道升压防扰电压是4V至9V。6.如权利要求1的方法，其中所述存储器单元中的每一个是一多层单元或一单层单元。7.一种防止一非易失性存储器装置的热电子程序扰动的方法，该方法包含将一第一组存储器单元的信道升压至一第一电压，该第一组存储器单元耦接至N个字线的一第一字线及一第N字线，其中该第一组存储器单元被串联耦接在一第一选择晶体管与一第二选择晶体管之间，该第一选择晶体管及该第二选择晶体管耦接至一第一位线，其中该第二选择晶体管耦接至一共享源极线；将一第二组存储器单元的信道升压至一第二电压，该第二组存储器单元耦接至离该第一字线及该第N字线最近的第二字线及第(N-1)字线；以及将一第三组存储器单元的信道升压至一第三电压，该第三组存储器单元耦接至除该第一字线及该第N字线、该第二字线及该第(N-1)字线及一程序字线以外的多个其余字线，其中该第一电压低于该第二电压，且该第二电压低于该第三电压，其中N是一整数。8.如权利要求7的方法，其进一步包含将一程序抑制电压施加至该第三组存储器单元，将一低于该程序抑制电压的第一信道升压防扰电压施加至该第一字线及该第N字线；以及将一低于该第一信道升压防扰电压的第二信道升压防扰电压施加至该第二字线及该第(N-1)字线。9.如权利要求7的方法，其中一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与该第一组存储器单元的一信道电压之间的一电压差的第一电场低于一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与该第二组存储器单元的一信道电压之间的一电压差的第二电场，以及该第二电场低于一相关联于介于该第一选择晶体管及该第二选择晶体管的该信道电压与一第三组存储器单元的一信道电压之间的一电压差的第三电场。10.如权利要求8的方法，其中低于该第二信道升压防扰电压的该第一信道升压防扰电压是2至8V，以及低于该程序抑制电压的该第二信道升压防扰电压是4至9V。11.如权利要求7的方法，其中所述存储器单元中的每一个是一多层单元。12.一种防止一非易失性存储器装置的热电子程序扰动的方法，该方法包含将一程序电压施加至一程序字线，其中该程序字线是存储器单元的N个字线中的一条，所述存储器单元被串联耦接在一第一选择晶体管与一第二选择晶体管之间，该第二选择晶体管耦接至一共享源极线；将一信道升压防扰电压施加至第一字线及第N字线；以及将一程序抑制电压施加至除该程序字线及该第一字线与该第N字线以外的多个其余字线，其中该信道升压防扰电压低于该程序抑制电压，其中N是一整数。13.如权利要求12的方法，其中该信道升压防扰电压被施加至该第一字线及该第N字线，使得低于耦接至所述其余字线的所述存储器单元的一信道电压的耦接至该第一字线及该第N字线的存储器单元的一信道电压被升压。14.如权利要求12的方法，其中该信道升压防扰电压被施加至该第一字线及该第N字线，使得一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与连接至该第一字线及该第N字线的所述存储器单元的一信道电压之间的一电压差的第一电场低于一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与连接至所述其余字线的所述存储器单元的一信道电压之间的一电压差的第二电场。15.如权利要求12的方法，其中取代该程序抑制电压，而将该信道升压防扰电压施加至所述其余字线。16.如权利要求12的方法，其中该程序抑制电压及该信道升压防扰电压是5至9V。17.如权利要求12的方法，其中低于该程序抑制电压的该信道升压防扰电压是4V至9V。18.如权利要求12的方法，其中低于该程序抑制电压的该信道升压防扰电压是4V至7V，其中所述存储器单元中的每一个是一单层单元。19.如权利要求12的方法，其中所述存储器单元中的每一个是一多层...

【专利技术属性】
技术研发人员：朱锡镇，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]