高稳定性位移电路制造技术

本发明专利技术公开了一种高稳定性位移电路，各阶段的位移电路具有一补充单元对输出节点补充低准位，其利用将该输出节点处的输出信号拉回至自属位移电路单元内充当控制信号，其控制信号支配该阶位移电路单元，进而对该输出端持续补充低位准。藉此根据本发明专利技术的位移电路除了可以达到主动式显示面板所需的驱动信号位移功能之外，当该电路使用非晶硅薄膜晶体管实施时，同时可以抑制电路内非晶硅薄膜晶体管的临界电压位移现象，这样可延长位移电路的使用寿命以及提高位移电路的稳定性。

【技术实现步骤摘要】

本专利技术涉及一种高稳定性位移电路，特别一种由非晶硅薄膜晶体管(a-Si TFT)制程技术所形成的位移电路，以提高位移电路的稳定性，及延长位移电路的工作时间与正常运作。
技术介绍
SOG(system on glass)技术可用非晶硅(amorphous silicon；a-Si)制程与低温多晶硅(Low Temperature poly-silicon；LTPS)制程来实现，LTPS TFT与a-Si TFT的最大的区别在于其电性与制程繁简的差异。LTPS TFT拥有较高的载子移动率，然而其制程却较繁复；而a-Si TFT则反之，虽然a-Si的载子移动率不如LTPS，但由于其制程较简单且成熟，因此在成本上具有不错的竞争优势。但由于a-Si TFT元件本身特性的限制，导致TFT元件的临界电压(Threshold Voltage，Vth)值会随着外加偏压(stress)的影响而逐渐上升，这是a-Si TFT无法实现SOG的重要原因，所以克服元件本身特性因素所造成的临界电压不稳定是现阶段以a-Si TFT制程实现SOG最迫切需要解决的问题。现有技术如美国专利US 5,222,082的“Shift Register Useful asa Select Line Scanner for Liquid Crystal Display”(1993年6月22日提交)。该专利的架构如图1所示，该移位缓存器的多个阶(第1阶～第n阶)中的各阶依序串接在一起并将输出信号OUTPUT 1～OUTPUT n送至面板的栅极控制线(gate lines)，起始动作是将串接的一输入信号输入至第一阶，其余各阶的输入信号是由前一阶的输出信号所送入的，且此移位缓存器电路是由三个时脉信号C1、C2、C3将该些移位缓存器分成单数阶与偶数阶来分别控制。该电路是由6个TFT所组成(如图2所示)，请再配合参照图3的时序图，该专利的电路运作方式如下当输入信号与时脉信号C3为高位准时(以奇数阶说明)，分别使晶体管T3与T4呈导通状态，通过调整此二颗晶体管T3与T4的尺寸大小，将节点P2在此时间设计为低位准。当节点P2准位为低位准时，晶体管T2与T6将为截止状态，由于晶体管T1导通，节点P1的位准将为Vdd-VthT1，此位准仍属于高位准，因此晶体管T5将呈导通状态，这时输出端OUT的输出信号将被时脉信号C1的低位准拉至为低位准。当输入信号处于低位准时，该晶体管T1与T4将为截止状态，且为低位准的时脉信号C3将使晶体管T3呈截止状态，导致此时节点P1处于浮接状态，由于时脉信号C1此刻由低位准转为高位准，因此将节点P1因自举升压(bootstrap)效应而被拉至较高位准，以致使时脉信号C1高位准可完美充电至该输出端OUT；在此时间节点P2为浮接状态，其准位由前一个状态决定仍处于低准位。当输入信号、时脉信号C1与C3同时处于低位准时将使晶体管T3与T4呈截止状态，此时节点P2将会处于第二次浮接(floating)状态，且仍为低准位状态。下一个时间若时脉信号C3为低准位转为高准位时，节点P2将为高准位状态，此后将长时间处于高准位直至输入信号由低准位转为高准位，此结果将造成晶体管T2与T6临界电压(Vth)严重位移。综上所述，该美国专利US 5,222,082的缺陷为电路中节点P1及P2将在短暂时间内处于浮接状态，这将造成节点P1及P2受时脉信号或其它噪声的影响而造成位移电路的错误运作。另外，晶体管T2与T6长时间受到直流偏压而产生严重的临界电压位移现象，最后将导致电路运作异常，缩短电路的使用寿命。
技术实现思路
本专利技术的主要目的在于避免位移电路中的非晶硅薄膜晶体管因持续偏压而影响位移电路的动作，从而延长位移电路的使用寿命。本专利技术的另一目的在于利用一补充单元持续对输出节点补充低位准，这样可有效降低薄膜晶体管临界电压的位移，且本专利技术利用一补充单元的设计方法所完成的位移电路，其节点在任何时间均无浮接状态。本专利技术的位移电路包括多个阶段，各阶段依序串接在一起并且各自产出输出信号。一输入信号输入至第1阶的输入端，其余各阶段的输入信号是由前一阶的输出信号所送入的。其中各阶段的位移电路具有一补充单元对输出节点补充低准位，其利用将该输出节点处的输出信号拉回至自属位移电路单元内充当控制信号，其控制信号支配该阶位移电路单元进而对该输出端持续补充低位准。藉此本专利技术的位移电路除了可以达到主动式显示面板所需的驱动信号位移的功能之外，当该电路使用非晶硅薄膜晶体管实施时，同时可以抑制电路内非晶硅薄膜晶体管的临界电压位移现象，这样可延长位移电路的使用寿命，且该位移电路的每一节点在任何时间均无浮接状态，同时可提高位移电路的稳定性。附图说明图1是美国专利US 5,222,082的架构示意图。图2是美国专利US 5,222,082的电路示意图。图3是美国专利US 5,222,082的时序图。图4是本专利技术的电路架构示意图。图5是本专利技术的输入信号与输出信号的时间关系图。图6是本专利技术的补充单元架构图。图7是本专利技术的第一实施例的单一级电路的示意图。图8是第一实施例相关节点的波形图。图9是本专利技术的第二实施例的单一级电路的示意图。图10是第二实施例相关节点的波形图。图11本专利技术与现有技术中的晶体管临界电压位移的时间关系图。具体实施例方式有关本专利技术的详细内容及技术说明，现结合附图说明如下请参阅图4所示，是本专利技术的电路架构示意图。本专利技术提供了一种高稳定性位移电路，该位移电路包括多个阶段(如图中SR1～SR4)，各阶段依序串接在一起并且各自产出输出信号(如图中G(1)～G(4))。一输入信号STV输入至第1阶(SR1)的输入端IN，其余各阶段(SR2～SR4)的输入端IN接入前一阶的输出信号(G(i-1))。各阶段的位移电路具有高准位Vdd与低位准Vss电源，与信号为反相状态的时脉信号CLKA与CLKB输入至各阶段(SR2～SR4)，分别作为第一时脉端CA与第二时脉端CB的输入信号，其中该位移电路的奇数级的第一时脉端CA接入时脉信号CLKA，第二时脉端CB接入时脉信号CLKB，而偶数级的第一时脉端CA则接入时脉信号CLKB，第二时脉端CB接入时脉信号CLKA，其输入信号(CLKA、CLKB、STV)与输出信号(G(1)～G(5))的时间关系图如图5所示。请再参阅图6所示，本专利技术对于各阶段的位移电路单元10，在该位移电路单元10的输出节点Q处加入一补充单元20，本专利技术利用将该输出节点Q的输出信号拉回至自属该位移电路单元10内的节点，藉此节点充当一控制节点RT，且该控制节点RT的控制信号支配该位移电路单元10，进而对该位移电路单元10的输出节点Q持续补充低位准。其中，该补充单元20包括一第一补充晶体管MA，其栅极与该位移电路单元10的第一衍生节点QA电性连接，漏极连接至输出节点Q，源极连接至低位准的供应电压Vss；一第二补充晶体管MB，其栅极连接至该位移电路单元10的第二衍生节点QB，且该第二衍生节点QB的信号与该第二时脉端CB的信号相同，漏极连接至输出节点Q，源极连接至低位准的供应电压Vss；及一第三补充晶体管MC，其栅极连接至该位移电路单元10的第二衍生节点QB，漏极与该第一衍生节点QA电性连接，源极连接至本文档来自技高网...

【技术保护点】
一种高稳定性位移电路，所述位移电路包括多个阶段，所述各阶段依序串接在一起且各自产出输出信号；一输入信号（ＳＴＶ）输入至第１阶（ＳＲ１）的输入端（ＩＮ），其余各阶段的输入信号是前一阶的输出信号，且各阶位移电路设有一第一时脉端（ＣＡ）与 一第二时脉端（ＣＢ），其为输入为反相状态的时脉信号，其特征在于：每阶段均包括一位移电路单元（１０），及一补充单元（２０），其接于所述位移电路单元的输出节点（Ｑ）；通过所述输出节点（Ｑ）处的输出信号拉回至所述位移电路单元（１０ ）内充当控制信号，所述控制信号支配所述位移电路单元（１０）进而对所述输出节点（Ｑ）持续补充低位准。

【技术特征摘要】
1.一种高稳定性位移电路，所述位移电路包括多个阶段，所述各阶段依序串接在一起且各自产出输出信号；一输入信号(STV)输入至第1阶(SR1)的输入端(IN)，其余各阶段的输入信号是前一阶的输出信号，且各阶位移电路设有一第一时脉端(CA)与一第二时脉端(CB)，其为输入为反相状态的时脉信号，其特征在于每阶段均包括一位移电路单元(10)，及一补充单元(20)，其接于所述位移电路单元的输出节点(Q)；通过所述输出节点(Q)处的输出信号拉回至所述位移电路单元(10)内充当控制信号，所述控制信号支配所述位移电路单元(10)进而对所述输出节点(Q)持续补充低位准。2.根据权利要求1所述的高稳定性位移电路，其中，所述补充单元包括一第一补充晶体管(MA)，其栅极与所述位移电路单元的第一衍生节点(QA)连接，漏极连接至所述输出节点(Q)，源极连...

【专利技术属性】
技术研发人员：蔡哲福，王文俊，廖文堆，
申请(专利权)人：胜华科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]