移位寄存器电路制造技术

一种移位寄存器电路，串接多数组移位寄存器单元组成，每一组移位寄存器包括第一晶体管、第二晶体管、第三晶体管，以及反相器。其中，第一晶体管的第一源／漏极端接收一输入信号，栅极端接收反相时钟信号。第二晶体管的第一、源／漏极端接收时钟信号，栅极端耦接至第一晶体管的第二源／漏极端，第二晶体管的第二源／汲端输出一输出信号。第三晶体管的第一源／漏极端耦接至第二晶体管的第二源／漏极端，第三晶体管的第二源／漏极端耦接至地。而反相器的输入端耦接至第一晶体管的第二源／漏极端，输出端耦接至第三晶体管的栅极端。

【技术实现步骤摘要】

本专利技术涉及一种移位寄存器，特别涉及一种可以降低晶体管数目的移位寄存器电路。
技术介绍
请参照图1，其绘示是现有技术中，一种应用于低温复晶硅(LowTemperature Ploy Silicon，LTPS)技术并实现在玻璃基板上的CMOS移位寄存器电路，此移位寄存器电路主要是由多级的锁存电路101与逻辑电路103串接组合而成。其中，每一级锁存电路101需要六个晶体管构成，而每一级逻辑电路103则需要四个晶体管，因此当此移位寄存器电路所串接的锁存电路101与逻辑电路103愈多时，其所需要的布局面积也更大。而为了降低电路所需的布局面积，因此不断地有新的设计电路方式提出，请参照图2，其绘示是现有技术中，另一种移位寄存器电路，此移位寄存器电路同样是串接多级的移位寄存器单元所组成，如图中所示，在此移位寄存器电路中，其中一级移位寄存器单元的内部电路图，而此移位寄存器单元只需四个MOS晶体管与一组反相器即可以进行工作。其中，MOS晶体管Q1的栅极端接收一反相时钟信号XCK，第一源/漏极端耦接至前一级移位寄存器单元的输出端(N-1)OUT。而MOS晶体管Q2的第一源/漏极端接收时钟信号CK，第二源/汲端是此移位寄存器单元的输出端(N)OUT，用以输出自身所必需输出的输出信号。另外，MOS晶体管Q4的栅极端则是耦接至下一级移位寄存器单元的输出端(N+1)OUT。当反相时钟信号XCK为高电压电平时，晶体管Q1为导通状态，若此时前一级的输出信号为高电压电平，则此高电压电平会通过晶体管Q1传送至晶体管Q2的栅极端，因此，此时输出端(N)OUT会输出时钟信号CK的电平至下一级的移位寄存器单元。此外，晶体管Q4可以藉由下一级移位寄存器单元的输出信号来决定导通与否，当晶体管Q4为导通的状态下，输出端(N)OUT则会输出低电压电平。此外，反相器201的输入端耦接至前一级移位寄存器单元的输出端(N-1)OUT，当输出端(N-1)OUT为低电压电平时，反相器201的输出端会输出高电压电平以导通晶体管Q3，以使输出端(N)OUT可以保持在低电压电平的状态。请参照图3，其绘示是图2的移位寄存器单元内的信号的工作时钟图。其中，图示中的OUT1-OUT3分别表示输出端(N-1)OUT、(N)OUT，以及(N+1)OUT的信号变化。当晶体管Q1导通时，端点A与输出信号OUT1会几乎相同(因为端点A的电压还必需考虑到晶体管Q1的Vth效应)，而当反相时钟信号XCK为低电压电平时，晶体管Q1为关闭的状态，此时端点A的电压为浮动的高电压电平状态，而经由电容C反馈时钟信号CK的信号，端点A的电压会持续的增加，亦使得(N)OUT所输出的电压信号OUT2会持续推持在高电压电平。由以上的叙述可知，此种设计方式的移位寄存器电路，其每一级移位寄存器单元可以将输入信号延迟一个时钟后，再将信号传送至下一级移位寄存器单元之中，以达到信号传送的功能，而每一级移位寄存器单元只需6个晶体管(反相器201需两个晶体管组成)，虽然已经比图1的现有技术中少用了4个晶体管，但如果此移位寄存器电路必需要串接多级移位寄存器单元时，仍嫌有点过多，再加上以此种方式设计电路时，每一级移位寄存器单元亦必需要再反馈下一级移位寄存器单元的输出端(N+1)OUT信号至电路之中，才能够正常的动作，这将增加电路布局设计的复杂度。
技术实现思路
本专利技术的目的就是提供一种移位寄存器电路，此移位寄存器电路内的每一组移位寄存器单元，可以利用更少的晶体管数量，执行相同的功能。本专利技术提出一种移位寄存器电路，此移位寄存器电路是串接多数组移位寄存器单元所组成，其中，每一组移位寄存器单元皆接收相同的时钟信号与反相时钟信号。每一组移位寄存器单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管，以及反相器。其中，上述的第一晶体管的第一源/漏极端接收输入信号，而其栅极端接收反相时钟信号。上述的第二晶体管的第一源/漏极端接收时钟信号，而其栅极端耦接至第一晶体管的第二源/漏极端，另外，第二晶体管的第二源/漏极端输出一输出信号。上述的第三晶体管的第一源/漏极端耦接至第二晶体管的第二源/漏极端，而第三晶体管的第二源/漏极端耦接至Vcc(电源端)。上述的反相器的输入端耦接至第一晶体管的第二源/漏极端，而其输出端耦接至第三晶体管的栅极端。依照本专利技术的较佳实施例所述，上述的移位寄存器电路中更包括一电容，此电容的第一端耦接至第二晶体管的第一源/漏极端，第二端则耦接至第二晶体管的栅极端。依照本专利技术的较佳实施例所述，上述的移位寄存器电路中的第一晶体管～第五晶体管，可以是MOS晶体管。其中，第一晶体管～第三晶体管可以是P型MOS晶体管与N型MOS晶体管二者之一。依照本专利技术的较佳实施例所述，上述的移位寄存器单元内的第二晶体管若为MOS晶体管时，上述的电容可以是第二晶体管中，栅源极之间的栅源极寄生电容。依照本专利技术的较佳实施例所述，上述的移位寄存器电路中的反相器，包括第四晶体管与第五晶体管。其中，前述的第四晶体管的第一源/漏极端与栅极端耦接至电源，第四晶体管的第二源/漏极端则输出上述所提及的输出信号。上述的第五晶体管的第一源/漏极端耦接至第四晶体管的第二源/漏极端，第五晶体管的栅极端则接收上述所提及的输入信号，而第五晶体管的第二源/漏极端耦接至地。本专利技术所采用的移位暂位器单元，其内部每一级晶体管的数目，比现有技术中的电路更少，因此当移位寄存器电路必需串接多级移位寄存器单元时，其内部整体的晶体管数目也会大幅的缩减，因此整体电路的布局面积亦可以相对地缩小更多。为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。附图说明图1绘示为现有技术中，一种CMOS结构的移位寄存器的内部电路图。图2绘示为现有技术中，另一种移位寄存器电路的内部电路图。图3绘示为图2中的移位寄存器电路内的信号的工作时钟图。图4绘示是依照本专利技术所提出的移位寄存器电路中，其中一级移位寄存器单元的内部电路图。图5A绘示是依照本专利技术所提出的移位寄存器电路中，其中一级移位寄存器单元中的反相器的内部电路图。图5B绘示是依照本专利技术所提出的移位寄存器电路中，另一种移位寄存器单元中的反相器的电路图。图6绘示是依照本专利技术所提出的移位寄存器电路中，串接两级移位寄存器单元的内部电路图。图7绘示是图6中的移位寄存器单元的信号的时钟变化图。图8绘示是依照本专利技术所提出的移位寄存器电路中，由N型MOS晶体管所组成的移位寄存器单元的内部电路图。图9绘示是利用本专利技术所提出的移位寄存器电路中，串接多级移位寄存器单元所组成的信号发生器的电路图。附图符号说明101锁存电路103逻辑电路201、407反相器400、600移位寄存器单元401-405、501、503、Q1-Q4晶体管501、503N型MOS晶体管505、507P型MOS晶体管A、VX、VY端点电压C电容CK时钟信号IN输入信号VDD、VCC电源端OUT1-OUT4输出信号XCK反相时钟信号OUT、(N-1)OUT、(N)OUT、(N+1)OUT输出端具体实施方式本专利技术所提出的移位寄存器电路，其最大的特征在于此移位寄存器电路内的每一级移位寄存器单元，其所需要的晶体管数目更少，因此当移位寄存器电路在串接多级移位寄本文档来自技高网...

【技术保护点】
一种移位寄存器电路，由多个移位寄存器单元串接组成，每一该些移位寄存器单元接收一时钟信号与一反相时钟信号，每一该些移位寄存器单元包括：一第一晶体管，该第一晶体管的第一源／漏极端接收一输入信号，该第一晶体管的栅极端接收该时钟信号与该反相时钟信号二者之一；一第二晶体管，该第二晶体管的第一源／漏极端接收该时钟信号与该反相时钟信号二者之一，该第二晶体管的栅极端耦接至该第一晶体管的第二源／漏极端，该第二晶体管的第二源／汲端输出一输出信号；一第三晶体管，该第三晶体管的第一源／漏极端耦接至该第二晶体管的第二源／漏极端，该第三晶体管的第二源／漏极端耦接至一电源端；以及一反相器，该反相器的输入端耦接至该第一晶体管的第二源／漏极端，该反相器的输出端耦接至该第三晶体管的栅极端。其中，每一些移位寄存器单元中的该第一晶体管与该第二晶体管所接收的时钟信号不同，且两相邻的该些移位寄存器单元中的该第一晶体管与该第二晶体管所接收的该时钟信号与该反相时钟信号相反。

【技术特征摘要】
1.一种移位寄存器电路，由多个移位寄存器单元串接组成，每一该些移位寄存器单元接收一时钟信号与一反相时钟信号，每一该些移位寄存器单元包括一第一晶体管，该第一晶体管的第一源/漏极端接收一输入信号，该第一晶体管的栅极端接收该时钟信号与该反相时钟信号二者之一；一第二晶体管，该第二晶体管的第一源/漏极端接收该时钟信号与该反相时钟信号二者之一，该第二晶体管的栅极端耦接至该第一晶体管的第二源/漏极端，该第二晶体管的第二源/汲端输出一输出信号；一第三晶体管，该第三晶体管的第一源/漏极端耦接至该第二晶体管的第二源/漏极端，该第三晶体管的第二源/漏极端耦接至一电源端；以及一反相器，该反相器的输入端耦接至该第一晶体管的第二源/漏极端，该反相器的输出端耦接至该第三晶体管的栅极端。其中，每一些移位寄存器单元中的该第一晶体管与该第二晶体管所接收的时钟信号不同，且两相邻的该些移位寄存器单元中的该第一晶体管与该第二晶体管所接收的该时钟信号与该反相时钟信号相反。2.如权利要求1所述的移位寄存器电路，其中，该移位寄存器电路更包括一电容，该电容的第一端耦接至该第二晶体管的第一源/漏极端，该电容的第二端耦接至该第二晶体管的栅极端。3.如权利要求2所述的移位寄存器电路，其中该第一晶体管、该第二晶体管，以及该第三晶体管系一金氧半导体(Metal Oxide Semiconductor，MOS)晶体管。4.如权利要求3所述的移位寄存器电路，其中，该电容是该第二晶体管的栅源极寄生电容。5.如权利要求3所述的移位寄存器电路，其中，该第一晶体管、该第二晶体管以及该第三晶体管是P型MOS晶体管。6.如权利要求3所述的移位寄存器电路，其中，该第一晶体管、该第二晶体管以及该第三晶体管是N型MOS晶体管。7.如权利要求1所述的移位寄存器电路，其中，该反相器包括一第四晶体管，该第四晶体管的第一源/漏极端与栅极端耦接至一电源，该第四晶体管的第二源/漏极端耦接至该第三晶体管的栅极端；以及一第五晶体管，该第五晶体管的第一源/漏极端耦接至该第四晶体管的第二源/汲端，该第五晶体管的栅极端耦接至该第一晶体管的第二源/漏极端，该第五晶体管的第二源/漏极端耦接至地。8.如权利要求7所述的移位寄存器电路，其中，该第四晶体管以及该第五晶体管是MOS晶体管。9.一种移位寄存器电路，由多个移位寄存器单元串接组成，该移位寄存器电路包括一第一移位寄存器单元，包括一第一晶体管，该第一晶体管的第一源/漏极端接收一输入信号，该第一晶体管的栅极端接收一第一时钟信号；一第二晶体管，该第二晶体管的第一源/漏极端接收一第二时钟信号，该第二晶体管的栅极端耦接至该第一晶体管的第二源/漏极端，该第二晶体管的第二源/汲端输出一第一输出信号；一第三晶体管，该第三晶体管的第一源/漏极端耦接至该第二晶体管的第二源/漏极端，该第三晶体管的第二源/漏极端耦接至一电源端；以及一第一反相器，该第一反相器的输入端耦接至该第一晶体管的第二源/漏极端，该反相器的输出端耦接至该第三晶体管的栅极端。一第二移...

【专利技术属性】
技术研发人员：曾名骏，黄建翔，郭鸿儒，
申请(专利权)人：奇美电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]