移位寄存器电路、阵列基板和显示装置制造方法及图纸

本发明专利技术公开了一种移位寄存器电路、阵列基板和显示装置，其中，移位寄存器电路包括：分别连接输入端和第一节点的输入单元；分别连接输出端和所述第一节点的输出单元；分别连接复位端和所述第一节点的复位单元；分别连接第二节点、所述输出端和所述第一节点的第一稳压单元；分别连接正相时钟信号、所述第二节点及所述第一节点的第一控制单元；分别连接第三节点、所述输出端和所述第一节点的第二稳压单元；分别连接反相时钟信号、所述第三节点及所述第一节点的第二控制单元。解决了现有技术的PD点信号随时钟信号波动而影响信号稳定效果的问题。进一步地，本发明专利技术可以优化GOA电路的输出信号的稳定性，提升了所应用的阵列基板和显示装置的性能。

【技术实现步骤摘要】

本专利技术属于显示
，具体涉及一种移位寄存器电路、阵列基板和显示装置。
技术介绍
GOA(Gate On Array，阵列基板行驱动)是直接将栅极驱动(GateDriver)电路制作在阵列(Array)基板上的一种技术，其可以省去相应芯片和电路板的设置，对于降低成本和窄化边框都非常有利。然而，制作在阵列基板上的栅极驱动电路受到制作工艺和器件特性的限制会在电路性能上有一定程度的下降，因此对于GOA技术而言，如何提高工作稳定性一直是受到关注的焦点。现有的GOA单元中，设置有源漏极分别连接时钟信号和输出端的晶体管，因此该晶体管栅极所连接的信号(常称为PU点信号)的稳定性直接决定了输出的稳定性，即提高PU点信号的稳定性是GOA设计的主要考虑因素之一。而对于PU点信号而言，噪声主要来自于时钟信号的高低电平的变化通过晶体管的栅源耦合电容或者栅漏耦合电容的传输。对此，现有技术常见的降噪方式是设置时钟信号控制下的PD点来使输出信号和PD点信号稳定化，但是PD点容易受时钟信号的波动影响，通常只能在约一半的时钟周期内有效地发挥作用，稳定效果不佳。
技术实现思路
本专利技术所要解决的技术问题是如何解决PD点信号随时钟信号波动而影响信号稳定效果的问题。针对该问题，第一方面，本专利技术提供了一种移位寄存器电路，包括：分别连接输入端和第一节点的输入单元，用于在所述输入端接入
有效电平时将所述第一节点处置为高电平；分别连接输出端和所述第一节点的输出单元，用于在第一节点处为高电平时将所述输出端处置为有效电平；分别连接复位端和所述第一节点的复位单元，用于在复位端接入有效电平时将所述第一节点处置为低电平；分别连接第二节点、所述输出端和所述第一节点的第一稳压单元，用于在所述第二节点处为高电平时将所述第一节点处置为低电平、将所述输出端处置为无效电平；分别连接正相时钟信号、所述第二节点及所述第一节点的第一控制单元，用于利用所述正相时钟信号周期性地将所述第二节点置为高电平，并在所述第一节点为高电平时将所述第二节点处置为低电平；分别连接第三节点、所述输出端和所述第一节点的第二稳压单元，用于在所述第三节点处为高电平时将所述第一节点处置为低电平、将所述输出端处置为无效电平；分别连接反相时钟信号、所述第三节点及所述第一节点的第二控制单元，用于利用所述反相时钟信号周期性地将所述第三节点置为高电平，并在所述第一节点为高电平时将所述第三节点置为低电平。可选地，所述输入单元包括第一晶体管；所述第一晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述输入端或者高电平电压线，另一个连接所述第一节点；和/或，所述复位单元包括第二晶体管；所述第二晶体管的栅极连接所述复位端，源极和漏极中的一个连接低电平电压线，另一个连接所述第一节点。可选地，所述输出单元包括第三晶体管；所述第三晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第一时钟信号，另一个连接所述输出端。可选地，所述移位寄存器电路还包括第四晶体管，所述第四晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述输出端，另一个连接无效电平电压线。可选地，所述第一控制单元与所述第二控制单元具有相互对称的电路结构。可选地，所述第一控制单元和/或第二控制单元包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；其中，所述第五晶体管的栅极连接所述正相时钟信号或者所述反相时钟信号，源极和漏极中的一个连接所述正相时钟信号或者所述反相时钟信号，另一个连接第一控制单元内的第一控制节点或者第二控制单元内的第二控制节点；所述第六晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第一控制节点或者所述第二控制节点，另一个连接低电平电压线；所述第七晶体管的栅极连接所述第一控制节点或者所述第二控制节点，源极和漏极中的一个连接所述正相时钟信号或者所述反相时钟信号，另一个连接所述第二节点或者所述第三节点；所述第八晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第二节点或者所述第三节点，另一个连接低电平电压线。可选地，所述第一稳压单元与所述第二稳压单元具有相互对称的电路结构。可选地，所述第一稳压单元和/或第二稳压单元包括第九晶体管和第十晶体管；其中，所述第九晶体管的栅极连接所述第二节点或者所述第三节点，源极和漏极中的一个连接所述第一节点，另一个连接低电平电压线；所述第十晶体管的栅极连接所述第二节点或者所述第三节点，源极和漏极中的一个连接所述输出端，另一个连接无效电平电压线。第二方面，本专利技术还提供了一种阵列基板，包括设置在显示区域之外的至少一个移位寄存器单元，其中，所述移位寄存器单元具有以上所述的任意一种移位寄存器电路的电路结构。第三方面，本专利技术还提供了一种显示装置，包括以上所述的任意一种的阵列基板。本专利技术基于第一稳压单元、第二稳压单元、第一控制单元和第二控制单元的设置，可以利用正相时钟信号和反相时钟信号电平相反地特性得到交替稳定在低电平的第二节点和第三节点。由此，第一稳压单元和第二稳压单元可以分别在第二节点和第三节点的作用下交替起到稳定第一节点和输出端处的电位的作用，使得第一节点和输出端处的电位总能够保持稳定。可以看出，本专利技术可以解决现有技术的PD点信号随时钟信号波动而影响信号稳定效果的问题。进一步地，本专利技术可以优化GOA电路的输出信号的稳定性，因此有助于提升所应用的阵列基板和显示装置的性能。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术一个实施例中一种移位寄存电路的结构框图；图2是本专利技术一个实施例中一种移位寄存电路的电路结构图；图3是图2中所示的一种移位寄存电路的降噪方式示意图；图4是一种对照移位寄存电路的降噪方式示意图；图5是按照图4所示的降噪方式设计的一种移位寄存电路的电路结构图；图6是图5中所示的一种移位寄存电路的仿真时序图；图7是图2中所示的一种移位寄存电路的仿真时序图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。图1是本专利技术一个实施例中一种移位寄存电路的结构框图。参见图1，该移位寄存器电路，包括输入单元11，输出单元12，复位单元13，第一稳压单元14，第一控制单元15，第二稳压单元16和第二控制单元17，其中：输入单元11分别连接输入端IN和第一节点PU，用于在输入端IN接入有效电平时将第一节点PU处置为高电平；输出单元12分别连接输出端OUT和第一节点PU，用于在第一节点PU处为高电平时将输出端OUT处置为有效电平；复位单元13分别连接复位端RESET和第一节点PU，用于在复位端RESET接入有效电平时将第一节点PU处置为低电平；第一稳压单元14分别连接第二节点PD1、输出端OUT和第一节点PU，用于在本文档来自技高网...

【技术保护点】
一种移位寄存器电路，其特征在于，包括：分别连接输入端和第一节点的输入单元，用于在所述输入端接入有效电平时将所述第一节点处置为高电平；分别连接输出端和所述第一节点的输出单元，用于在第一节点处为高电平时将所述输出端处置为有效电平；分别连接复位端和所述第一节点的复位单元，用于在复位端接入有效电平时将所述第一节点处置为低电平；分别连接第二节点、所述输出端和所述第一节点的第一稳压单元，用于在所述第二节点处为高电平时将所述第一节点处置为低电平、将所述输出端处置为无效电平；分别连接正相时钟信号、所述第二节点及所述第一节点的第一控制单元，用于利用所述正相时钟信号周期性地将所述第二节点置为高电平，并在所述第一节点为高电平时将所述第二节点处置为低电平；分别连接第三节点、所述输出端和所述第一节点的第二稳压单元，用于在所述第三节点处为高电平时将所述第一节点处置为低电平、将所述输出端处置为无效电平；分别连接反相时钟信号、所述第三节点及所述第一节点的第二控制单元，用于利用所述反相时钟信号周期性地将所述第三节点置为高电平，并在所述第一节点为高电平时将所述第三节点置为低电平。

【技术特征摘要】
1.一种移位寄存器电路，其特征在于，包括：分别连接输入端和第一节点的输入单元，用于在所述输入端接入有效电平时将所述第一节点处置为高电平；分别连接输出端和所述第一节点的输出单元，用于在第一节点处为高电平时将所述输出端处置为有效电平；分别连接复位端和所述第一节点的复位单元，用于在复位端接入有效电平时将所述第一节点处置为低电平；分别连接第二节点、所述输出端和所述第一节点的第一稳压单元，用于在所述第二节点处为高电平时将所述第一节点处置为低电平、将所述输出端处置为无效电平；分别连接正相时钟信号、所述第二节点及所述第一节点的第一控制单元，用于利用所述正相时钟信号周期性地将所述第二节点置为高电平，并在所述第一节点为高电平时将所述第二节点处置为低电平；分别连接第三节点、所述输出端和所述第一节点的第二稳压单元，用于在所述第三节点处为高电平时将所述第一节点处置为低电平、将所述输出端处置为无效电平；分别连接反相时钟信号、所述第三节点及所述第一节点的第二控制单元，用于利用所述反相时钟信号周期性地将所述第三节点置为高电平，并在所述第一节点为高电平时将所述第三节点置为低电平。2.根据权利要求1所述的所述的移位寄存器电路，其特征在于，所述输入单元包括第一晶体管；所述第一晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述输入端或者高电平电压线，另一个连接所述第一节点；和/或，所述复位单元包括第二晶体管；所述第二晶体管的栅极连接所述复位端，源极和漏极中的一个连接低电平电压线，另一个连接所述第
\t一节点。3.根据权利要求1所述的所述的移位寄存器电路，其特征在于，所述输出单元包括第三晶体管；所述第三晶体管的栅极连接所述第一节点，源极和漏极中的一个连接第一时钟信号，另一个连接所述输出端。4.根据权利要求1所述的所述的移位寄存器电路，其特征在于，所述移位寄存器电路还包括第四晶体管，所述第四晶体管的栅极连接所述复位端，源极...

【专利技术属性】
技术研发人员：高玉杰，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方显示技术有限公司，
类型：发明
国别省市：北京;11