移位寄存器阵列制造技术

本发明专利技术公开一种移位寄存器阵列，具有多个串接级的移位寄存器。移位寄存器包括：第一晶体管，具有第一栅极、第一端以及第二端，第一栅极以及第一端耦接至第一输入端，而第二端耦接至第一节点；第二晶体管，具有第二栅极、第三端以及第四端，第三端耦接至频率输入端，第二栅极耦接至第一节点，而第四端耦接至输出端；以及上拉单元。上拉单元包括：第三晶体管，耦接于第一节点以及接地端之间，具有第三栅极耦接至第二节点；第一电容，耦接于频率输入端以及第二节点之间；以及第四晶体管，耦接于第二节点以及接地端之间，具有第四栅极耦接至第一节点。

【技术实现步骤摘要】

本专利技术涉及一种移位寄存器(shift register)，特别是涉及一种液晶显 示装置的移位寄存器阵列。
技术介绍
现今的液晶显示器大多于面板外设置栅极驱动器(gate driver)以及源 极驱动器(source driver)，分别用以产生栅极脉波信号(gate pulse signal) 以及数据信号(data signal)。然而，使用栅极驱动器的成本较高，为了降 低成本， 一般是在玻璃基板上制作功能等同于栅极驱动器的移位寄存器阵列， 即整合驱动电路。主动矩阵液晶显示器(Active Matrix Liquid Crystal Display, AMLCD)通常采用非晶硅薄膜晶体管(thin film transistor, TFT) 的工艺技术；因此，在点亮面板之后，移位寄存器会因为应力(stress)的问 题而导致面板表现异常。图1显示传统移位寄存器的电路图。在图1中仅显示单一级的移位寄存器， 而多个串接的移位寄存器即可构成移位寄存器阵列，其功能等同于栅极驱动 器。如图1所示，移位寄存器100包括晶体管101、晶体管102、上拉(pull-up) 单元110、下拉(pull-down)单元120及晶体管106。晶体管101耦接于节点 N10，并接收前一串接级的移位寄存器所输出的栅极脉波信号Gatew。晶体管 102接收频率信号CK，并根据节点N10的电位而输出移位寄存器100的栅极脉 波信号GateN。下拉单元120耦接于晶体管102以及接地端VSS之间。上拉单 元110耦接于节点NIO以及接地端VSS之间，包括三个晶体管103、 104、 105。 晶体管103耦接于节点MO以及接地端VSS之间，其栅极耦接至节点Nll。晶 体管104耦接于节点Nll以及电源VDD之间，其栅极耦接至电源VDD而形成连 接成二极管的晶体管。晶体管105耦接于节点Nll以及接地端VSS之间，其栅 极耦接至节点N10。如此，晶体管105与晶体管104形成一个动态反向器 (dynamic inverter)。此外，晶体管106耦接于节点N10以及接地端VSS之间，其栅极用以接收 后一串接级的移位寄存器所输出的栅极脉波信号Gate^。然而，对移位寄存器 100而言，无论栅极脉波信号Gate^i或是时序信号CK是否有信号输入，晶体 管104—直处在导通的情况下，其容易降低元件的寿命而造成损坏。
技术实现思路
本专利技术所要解决的技术问题在于提供一种移位寄存器阵列，解决现有技术 中元件寿命低容易损坏的问题。为实现上述目的，本专利技术提供一种移位寄存器阵列，具有多个串接级的移位寄存器。上述移位寄存器包括 一第一晶体管，具有一第一栅极、 一第一端 以及一第二端，上述第一栅极以及上述第一端耦接至一第一输入端，而上述第 二端耦接至一第一节点； 一第二晶体管，具有一第二栅极、 一第三端以及一第四端，上述第三端耦接至一第一频率输入端，上述第二栅极耦接至上述第一节点，而上述第四端耦接至一输出端；以及一上拉单元，包括 一第三晶体管， 耦接于上述第一节点以及一接地端之间，具有一第三栅极耦接至一第二节点； 一第一电容，耦接于上述第一频率输入端以及上述第二节点之间；以及一第四 晶体管，耦接于上述第二节点以及上述接地端之间，具有一第四栅极耦接至上 述第一节点。另外，本专利技术提供一种移位寄存器阵列，具有多个串接级的移位寄存器。 上述移位寄存器包括 一第一晶体管，具有一第一栅极、 一第一端以及一第二 端，上述第一栅极以及上述第一端耦接至一第一输入端，而上述第二端耦接至 一第一节点； 一第二晶体管，具有一第二栅极、 一第三端以及一第四端，上述 第三端耦接至一第一频率输入端，上述第二栅极耦接至上述第一节点，而上述 第四端耦接至一输出端； 一第一上拉单元，包括 一第三晶体管，耦接于上述 第一节点以及一接地端之间，具有一第三栅极耦接至一第二节点； 一第一电容， 耦接于上述第一频率输入端以及上述第二节点之间；以及一第四晶体管，耦接 于上述第二节点以及上述接地端之间，具有一第四栅极耦接至上述第一节点； 以及一第五晶体管，耦接于上述输出端以及上述接地端之间，具有一第五栅极 耦接至一第二频率输入端。采用本专利技术的移位寄存器阵列，元件的寿命高不易造成损坏。附图说明图1显示传统移位寄存器的电路图2A根据本专利技术绘示移位寄存器阵列的实施例；图2B绘示图2A中移位寄存器阵列的单一级移位寄存器；图2C根据本专利技术绘示移位寄存器的时序图3A根据本专利技术绘示移位寄存器阵列的实施例；图3B绘示图3A中移位寄存器阵列的单一级移位寄存器；图3C根据本专利技术绘示移位寄存器另一实施例的时序图；以及图3D根据本专利技术绘示移位寄存器的另一实施例。其中，附图标记100:传统移位寄存器101-106、 201-207、 301-310:晶体管 110、 210、 320、 330:上拉单元 120:下拉单元 20、 30:移位寄存器阵列22、 24、 26、 32、 34、 36、 38、 200、 300:移位寄存器 Cl、 C2:电容CK、 CLK1、 CLK2、 CLK3、 XCK:频率信号 CId、 CK2、 CK3:频率输入端 GateN—i、 GateN、 Gate,、 GateN+2: 栅极脉波信号 Im、 In2:输入端N10、 Nll、 N20、 N21、 N30、 N3(W N31、 N32:节点 Out:输出端 VDD:电源 VSS:接地端具体实施例方式为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下 实施例 图2A为根据本专利技术绘示移位寄存器阵列的实施例。移位寄存器阵列20 由多个串接的移位寄存器所组成，其中各移位寄存器具有相同的电路。单一级 的移位寄存器将详细描述于后。如图2A所示，对移位寄存器24而言，其输入 端Iru耦接至前一串接级的移位寄存器22的输出端Out以接收栅极脉波信号 GateN—,，而其输入端Iri2耦接至后一串接级的移位寄存器26的输出端0ut以接 收栅极脉波信号Gate糾。此外，移位寄存器24的输出端0ut耦接至后一串接 级的移位寄存器26的输入端Im，以传送栅极脉波信号GateN给后一串接级的 移位寄存器26。另外，移位寄存器24的频率输入端CKi、 CK2分别耦接于频率 信号CK、 XCK，而后一串接级的移位寄存器26的频率输入端CId、 0(2分别耦 接于频率信号XCK、 CK，其中频率信号XCK为频率信号CK的反相。图2B绘示图2A中移位寄存器阵列的单一级移位寄存器。在此实施例中， 移位寄存器200以图2A中的移位寄存器24当作例子来说明。移位寄存器200 包括晶体管201、 202、 205、 206、 207以及上拉单元210。晶体管201耦接于 节点N20以及输入端In,之间，用以接收前一串接级的移位寄存器(例如移位 寄存器22)所输出的栅极脉波信号Gate^，其中晶体管201具有一栅极耦接 至输入端Im。晶体管202耦接于频率输入端CId以及输出端Out之间，具有 一栅极耦接至节点N20。晶体管202接收频率信号CK，并根据节点N20的电位 而输出移位寄存器200的栅极脉波信号GateN本文档来自技高网...

【技术保护点】
一种移位寄存器阵列，具有多个串接级的移位寄存器，其特征在于，上述移位寄存器包括：一第一晶体管，具有一第一栅极、一第一端以及一第二端，上述第一栅极以及上述第一端耦接至一第一输入端，而上述第二端耦接至一第一节点；一第二晶体管，具有一第二栅极、一第三端以及一第四端，上述第三端耦接至一第一频率输入端，上述第二栅极耦接至上述第一节点，而上述第四端耦接至一输出端；以及一上拉单元，包括：一第三晶体管，耦接于上述第一节点以及一接地端之间，具有一第三栅极耦接至一第二节点；一第一电容，耦接于上述第一频率输入端以及上述第二节点之间；以及一第四晶体管，耦接于上述第二节点以及上述接地端之间，具有一第四栅极耦接至上述第一节点。

【技术特征摘要】
1.一种移位寄存器阵列，具有多个串接级的移位寄存器，其特征在于，上述移位寄存器包括一第一晶体管，具有一第一栅极、一第一端以及一第二端，上述第一栅极以及上述第一端耦接至一第一输入端，而上述第二端耦接至一第一节点；一第二晶体管，具有一第二栅极、一第三端以及一第四端，上述第三端耦接至一第一频率输入端，上述第二栅极耦接至上述第一节点，而上述第四端耦接至一输出端；以及一上拉单元，包括一第三晶体管，耦接于上述第一节点以及一接地端之间，具有一第三栅极耦接至一第二节点；一第一电容，耦接于上述第一频率输入端以及上述第二节点之间；以及一第四晶体管，耦接于上述第二节点以及上述接地端之间，具有一第四栅极耦接至上述第一节点。2. 根据权利要求1所述的移位寄存器阵列，其特征在于，上述移位寄存器 还包括一第五晶体管，耦接于上述第一节点以及上述接地端之间，具有一第五 栅极耦接至一第二输入端。3. 根据权利要求2所述的移位寄存器阵列，其特征在于，上述移位寄存器 还包括一第六晶体管，耦接于上述输出端以及上述接地端之间，具有一第六栅 极耦接至一第二频率输入端。4. 根据权利要求3所述的移位寄存器阵列，其特征在于，上述移位寄存器 还包括一第七晶体管，耦接于上述输出端以及上述接地端之间，具有一第七栅 极耦接至上述第二节点。5. 根据权利要求4所述的移位寄存器阵列，其特征在于，上述第一输入端 耦接至前一串接级的移位寄存器的输出端，而上述第二输入端耦接至后一串接 级的移位寄存器的输出端，以及上述输出端耦接至上述后一串接级的移位寄存 器的第一输入端。6. 根据权利要求5所述的移位寄存器阵列，其特征在于，上述第一频率输 入端以及上述第二频率输入端分别耦接于一第一频率信号以及一第二频率信 号，以及上述第二频率信号为上述第一频率信号的反相。7. 根据权利要求6所述的移位寄存器阵列，其特征在于，上述后一串接级 的移位寄存器的第一频率输入端以及第二频率输入端分别耦接于上述第二频 率信号以及上述第一频率信号。8. 根据权利要求6所述的移位寄存器阵列，其特征在于，上述晶体管为N 型薄膜晶体管。9. 一种移位寄存器阵列，具有多个串接级的移位寄存器，其特征在于，上述移位寄存器包括一第一晶体管，具有一第一栅极、 一第一端以及一第二端，上述第一栅极以及上述第一端耦接至一第一输入端，而上述第二端耦接至一第一节点；一第二晶体管，具有一第二栅极、 一第三端以及一第四端，上述第三端耦接至一第一频率输入端，上述第二栅极耦接至上述第一节点，而上述第四端耦接至一输出端；一第一上拉单元，包括一第三晶体管，耦接于上述第一节点以及一接地端之间，具有一第三栅极耦接至一第二节点；一第一电容，耦接于上述第一频率输入端以及上述第二节点之间；以及 一第四晶体管，耦接于上述第二节点以及上述接地端之间，具有一第四栅极耦接至上述第一节点；以及一第五晶体管，耦接于上...

【专利技术属性】
技术研发人员：简志远，郭育如，陈婉蓉，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]