动态移位寄存器以及其禁止电路制造技术

一种禁止电路包括第一输入端、第二输入端、输出端、第一参考导线、第二参考导线以及第一至第六晶体管。第一参考导线接收第一电压，且第二参考导线接收第二电压。禁止电路耦接动态移位寄存单元，动态移位寄存单元具有接收输入脉冲的输入端以及输出移位脉冲的输出端。禁止电路于输入脉冲期间或输出脉冲期间产生输出信号，其中，输入脉冲期间受来自禁止电路的第一输入端的一第一输入信号所影响，且输出脉冲期间受来自该禁止电路的第二输入端的第二输入信号所影响。

【技术实现步骤摘要】

本专利技术涉及一种移位寄存器，特别涉及一种移位寄存器的动态移位寄存器级(stage)，其具有适用于显示器的内建禁止(disable)电路。
技术介绍
显示器(例如，液晶显示器(LCD)、电激发光显示器、或是有机发光二极管显示器等等)的帧，是由多个像素陈列所产生。因此，连续的脉冲是用来驱动显示器的基本信号。此外，连续脉冲由移位寄存电路所产生，因此移位寄存电路则是显示器的驱动电路中基本的单元。图11a和11b示出了由Huq所提出的美国专利编号5,343,899的移位寄存电路。在图11a的移位寄存器1100中，移位寄存器级n-1、n、n+1、及n+2以串接结构来耦接至另一者。在此串接结构中，一移位寄存器级的输出信号耦接至紧接连续的下一移位寄存器级的输入端。举例来说，移位寄存器1100的串接结构中的前一移位寄存器级n-1耦接至移位寄存器级n的输入端12，移位寄存器级n的详细电路图如第11b图所示。为了说明，仅以四个移位寄存器级n-1、n、n+1、及n+2来说明。然而，在移位寄存器1100的串接结构中，移位寄存器级的数量实质上更大。图11a的时钟产生器1101产生了三脉冲时钟信号C1、C2、及C3，如图12所示。如图11a、11b、及图12所示，当时钟信号C3的脉冲提供至移位寄存器级n-1时，产生图11a的信号OUTn-1。图11a的信号OUTn-1形成于移位寄存器级n的输入端12。由于高电平(HIGH)的信号OUTn-1通过操作像开关的晶体管18而耦接至节点18a，以形成控制信号P1。高电平的控制信号P1暂时地储存在内电极电容(未显示)以及电容器CB。形成在第11b图中输出晶体管16的栅极的控制信号P1决定了输出晶体管16的导通与否。当时钟信号C1发生时，形成在第11b图的节点14或形成在输出晶体管16的源极的时钟信号C1，通过寄生内电极电容CP与电容器CB耦接至输出晶体管16的栅极或节点18a，以导通输出晶体管16。因此，在晶体管17的漏极13产生了输出脉冲信号OUTn。信号OUTn提供至图11a的下一移位寄存器级n+1的输入端。除了利用时钟信号C2取代时钟信号C1来导通对应晶体管以外，移位寄存器级n+1的操作与移位寄存器级n相同。晶体管25具有一漏-源(D-S)传导路径，其耦接于节点18a与一参考电位之间。当晶体管25导通时，此参考电位足以关闭晶体管16。晶体管25的栅极耦接图11a中随后的移位寄存器级n+2的输出端，且由输出信号OUTn+2所控制。然而，此现有移位寄存器级由前一移位寄存器级的输出信号所使能(enable)，且由控制信号或由随后的移位寄存器级的输出信号所禁止(disable)。第一种禁止方法花费了一个供入信号源，第二种禁止方法则具有跨越移位寄存器级的连接导线。在此现有移位寄存电路，动态移位寄存器级n由下一移位寄存器级后的移位寄存器级所使能，例如移位寄存器级n+2。此现有移位寄存电路的电路布局因为额外需要的反馈而变为复杂。跨越移位寄存器级的连接导线也可能导致移位寄存电路系统的不稳定。
技术实现思路
本专利技术提供一种禁止电路。在一实施例中，禁止电路包括第一输入端、第二输入端、输出端、第一参考导线、第二参考导线、以及第一至第六晶体管。第一参考导线接收第一电压，且第二参考导线接收第二电压。第一晶体管具有彼此耦接的栅极与漏极，以及源极，其中，第一晶体管的漏极耦接第一参考导线。第二晶体管的栅极耦接第一输入端，其漏极耦接第一晶体管的源极，且其源极耦接该第二参考导线。第三晶体管具有栅极、漏极、以及源极，其栅极耦接第一晶体管的源极与第二晶体管的漏极，且其源极耦接输出端。第四晶体管的栅极耦接第一输入端，其漏极耦接第三晶体管的源极与输出端，且其源极耦接第二参考导线。第五晶体管的栅极与漏极彼此耦接，其源极耦接第三晶体管的漏极，其中，第五晶体管的漏极耦接第一参考导线。第六晶体管的栅极耦接第二输入端，其漏极耦接第三晶体管的漏极与第五晶体管的源极，且其源极耦接第二参考导线。在一实施例中，第一、第二、第三、第四、第五、及第六晶体管中至少一者为MOS薄膜晶体管。在一实施例中，禁止电路耦接于动态移位寄存单元，此动态移位寄存单元具有接收输入脉冲的输入端以及输出移位脉冲的输出端。且在另一实施例中，禁止电路的输出端耦接于动态移位寄存单元。本专利技术提供一种动态移位寄存器，具有串连的多个动态移位寄存器级{SN}，N＝1、2…….、M，M为非零的正整数，其中，第N动态移位寄存器级SN包括输入端、输出端、动态移位寄存单元、以及禁止电路。第N动态移位寄存器级SN的输入端耦接第(N-1)动态移位寄存器级SN-1的输出端。第N动态移位寄存器级SN的输出端耦接第(N+1)动态移位寄存器级SN+1的输入端。动态移位寄存单元的第一输入端耦接第N动态移位寄存器级SN的输入端并接收输入脉冲信号，其第二输入端接收控制信号、其输出端耦接第N动态移位寄存器级SN的输出端。禁止电路的第一输入端耦接动态移位寄存单元的第一输入端，其第二输入端耦接动态移位寄存单元的输出端，其输出端耦接动态移位寄存单元的第二输入端。在一实施例中，动态移位寄存器更包括接收第一电压的第一参考导线以及接收第二电压的第二参考导线。在一实施例中，禁止电路包括第一至第六晶体管。第一晶体管具有彼此耦接的栅极与漏极，以及源极，其中，第一晶体管的漏极耦接第一参考导线。第二晶体管的栅极耦接禁止电路的第一输入端，其漏极耦接第一晶体管的源极，且其源极耦接第二参考导线。第三晶体管栅极、漏极、以及源极，其栅极耦接第一晶体管的源极与第二晶体管的漏极，且其源极耦接禁止电路的输出端。第四晶体管的栅极耦接禁止电路的第一输入端，其漏极耦接第三晶体管的源极与禁止电路的该输出端，且其源极耦接第二参考导线。第五晶体管的栅极与漏极彼此耦接，且其源极耦接第三晶体管的漏极，其中，第五晶体管的漏极耦接第一参考导线。第六晶体管的栅极耦接禁止电路的第二输入端，其漏极耦接第三晶体管的漏极与第五晶体管的源极，且其源极耦接第二参考导线。在一实施例中，第一、第二、第三、第四、第五、及第六晶体管中至少一者为MOS薄膜晶体管。在一实施例中，禁止电路于输入脉冲期间或输出脉冲期间产生输出信号该动态移位寄存单元，其中，输入脉冲期间受来自禁止电路的第一输入端的一第一输入信号所影响，且输出脉冲期间受来自该禁止电路的第二输入端的第二输入信号所影响。在一实施例中，动态移位寄存器更耦接一时钟输入信号，且动态移位寄存单元包括第一至第四晶体管。第一晶体管具有栅极、源极以及漏极，其中，其栅极与源极耦接动态移位寄存单元的第一输入端。第二晶体管的栅极耦接第一晶体管的漏极，其漏极耦接时钟输入信号，且其源极耦接动态移位寄存单元的输出端。第三晶体管的栅极耦接动态移位寄存单元的第二输入端，其漏极耦接第二晶体管的栅极，且其源极耦接第二参考导线。第四晶体管的栅极耦接动态移位寄存单元的第二输入端，其漏极耦接动态移位寄存单元的输出端，且其源极耦接第二参考导线。每一动态移位寄存单元接收来自动态移位寄存单元的第一输入端的输入脉冲信号，且将输入脉冲信号移位，接着，通过动态移位寄存单元的输出端将输出信号输出，以作为第(N+1)动态移位寄存器级SN+1的输入信号，藉此产生多个连续的脉冲移位时钟信号本文档来自技高网...

【技术保护点】
一种动态移位寄存器，具有串连的多个动态移位寄存器级｛Ｓ↓［Ｎ］｝，Ｎ＝１、２……、Ｍ，Ｍ为非零的正整数，其中，该第Ｎ动态移位寄存器级Ｓ↓［Ｎ］包括：一输入端，耦接该第（Ｎ－１）动态移位寄存器级Ｓ↓［Ｎ－１］的一输出端；一输出 端，耦接该第（Ｎ＋１）动态移位寄存器级Ｓ↓［Ｎ＋１］的一输入端；一动态移位寄存单元，具有耦接该第Ｎ动态移位寄存器级Ｓ↓［Ｎ］的该输入端并接收一输入脉冲信号的一第一输入端、接收一控制信号的一第二输入端、以及耦接该第Ｎ动态移位寄存器级Ｓ ↓［Ｎ］的该输出端的一输出端；以及一禁止电路，具有耦接该动态移位寄存单元的该第一输入端的一第一输入端、耦接该动态移位寄存单元的该输出端的一第二输入端、以及耦接该动态移位寄存单元的该第二输入端的一输出端。

【技术特征摘要】
US 2006-1-5 11/327,2451.一种动态移位寄存器，具有串连的多个动态移位寄存器级{SN}，N＝1、2……、M，M为非零的正整数，其中，该第N动态移位寄存器级SN包括一输入端，耦接该第(N-1)动态移位寄存器级SN-1的一输出端；一输出端，耦接该第(N+1)动态移位寄存器级SN+1的一输入端；一动态移位寄存单元，具有耦接该第N动态移位寄存器级SN的该输入端并接收一输入脉冲信号的一第一输入端、接收一控制信号的一第二输入端、以及耦接该第N动态移位寄存器级SN的该输出端的一输出端；以及一禁止电路，具有耦接该动态移位寄存单元的该第一输入端的一第一输入端、耦接该动态移位寄存单元的该输出端的一第二输入端、以及耦接该动态移位寄存单元的该第二输入端的一输出端。2.如权利要求1所述的动态移位寄存器，更包括接收一第一电压的一第一参考导线以及接收一第二电压的一第二参考导线，其中，该禁止电路包括一第一晶体管，具有彼此耦接的一栅极与一漏极，以及一源极，其中，该第一晶体管的漏极耦接该第一参考导线；一第二晶体管，具有耦接该禁止电路的该第一输入端的一栅极、耦接该第一晶体管的源极的一漏极、以及耦接该第二参考导线的一源极；一第三晶体管，具有耦接该第一晶体管的源极与该第二晶体管的漏极的一栅极、一漏极、以及耦接该禁止电路的该输出端的一源极；一第四晶体管，具有耦接该禁止电路的该第一输入端的一栅极、耦接该第三晶体管的源极与该禁止电路的该输出端的一漏极、以及耦接该第二参考导线的一源极；一第五晶体管，具有彼此耦接的一栅极与一漏极，以及耦接该第三晶体管的漏极的一源极，其中，该第五晶体管的漏极耦接该第一参考导线；以及一第六晶体管，具有耦接该禁止电路的该第二输入端的一栅极、耦接该第三晶体管的漏极与该第五晶体管的源极的一漏极、以及耦接该第二参考导线的一源极。3.如权利要求2所述的动态移位寄存器，其中，该禁止电路在一输入脉冲期间或一输出脉冲期间产生一输出信号给该动态移位寄存单元，该输入脉冲期间受来自该禁止电路的该第一输入端的一第一输入信号所影响，且该输出脉冲期间受来自该禁止电路的该第二输入端的一第二输入信号所影响。4.如权利要求2所述的动态移位寄存器，其中，该第一、第二、第三、第四、第五、及第六晶体管中至少一者为MOS薄膜晶体管。5.如权利要求1所述的动态移位寄存器，更包括接收一第一电压的一第一参考导线以及接收一第二电压的一第二参考导线，其中，该动态移位寄存单元包括一第一晶体管，具有耦接该动态移位...

【专利技术属性】
技术研发人员：尤建盛，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]