一种硅基薄外延单RESURF电平位移结构，属于半导体功率器件技术领域。包括基于浮动地的高端电路、终端、LDMOS、第一弯道区、第二弯道区；对于第一弯道区，增加漏极曲率半径以达到耐压需求；对于第二弯道区，增大第二弯道区漂移区的长度，优化的漂移区长度将削弱曲率结的电场集中，避免电场线在源端集中，且将获得更长的耐压层，避免提前击穿，从而提高弯道区击穿电压。本发明专利技术电平位移结构能使源在中心的曲率终端表面电场不会过于集中，减少曲率对器件耐压的影响；与现有曲率终端处理方式相比，本发明专利技术并未引入新的版次或工艺流程，成本较低，且其工艺兼容标准的CMOS工艺流程，实现了高压集成电路电平位移结构的集成。
【技术实现步骤摘要】
本专利技术属于半导体功率器件
，具体涉及一种硅基薄外延单RESURF电平位移结构。
技术介绍
高压集成电路由低压区和高压区两部分组成，功率集成电路中将高、低压器件集成在同一芯片时，为实现将低端控制信号传输到高端的功能，常常不可避免地会有几百伏甚至上千伏电压的高压互连线HVI跨过低压器件、隔离区表面局部区域或者高压器件的低压部分。互连线上的高电势会影响高压结终端Si表面的电场分布，从而降低其耐压。高压功率M0S栅驱动集成电路中通常需要高压LDM0S完成高低压间的电平位移功能，以满足驱动高端功率开关的需求。高压LDM0S通常采用自隔离技术，其漏极高压互连线HVI (High Voltage Interconnect1n)跨过LDM0S源侧，起着高、低端电路隔离作用的高压结终端，称为S型(Separate)电平位移结构。由于HVI为最高正电位，导致此两区内电场急剧增大，使1000V级高压集成电路(HVIC)的耐压严重降低。为解决该问题，目前通常采用单层多晶浮空场板、双层多晶浮空场板、改进的多浮空场板(modif ied-MFFP)、偏置多晶场板、卷形阻性场板(SRFP)等多种结构。上述结构中，高压互连线HVI都跨过高压结构的低电势区，本质上并不能完全消除HVI所导致的击穿电压降低的问题，从而无法达到高压结构的理想最高耐压。Niraj Ranjan等提出了一种新型的电平位移结构，详见美国专利US5801418，其结构如图1所示，其中，101为基于逻辑地的低端电路，102为基于浮动地的高端电路，103为连接器M0SFET，104为终端。将一对独立的M0SFET耦合到高压结终端中，高压互连线并没有跨过LDM0S及高压结终端的低电势区，因此避免了由于高压互连线影响导致的击穿电压降低，从而达到高压结构的最高耐压。图2为该新型电平位移结构的剖面图，包括:P型衬底201，N型外延层202，两个P型体区203和204，三个N+重掺杂区205、206和207，P+重掺杂区 208，P-resurf 区 209，P+sinker 210，低温氧化层 211，场氧 212，金属 213、213a、214、215，多晶硅216、217。该结构实现了电平位移的M0SFET耦合到高压结终端中，通过这种巧妙的新型布局，传统结构中不可避免地会直接跨过高压结终端的高压互连线被智能的屏蔽了。因此避免了由于HVI影响导致的击穿电压降低的问题，达到了高压结构的最高耐压，有效地节约了成本。但是，该电平位移结构应用于传统硅基厚外延高低压兼容工艺时，由于会采用大于20 μ m厚的外延层，形成PN结对通隔离的高温过程时间较长，会产生更多的缺陷，导致芯片成品率降低；且由于长时间的扩散，隔离区存在大的横向扩散，占用了较大的有效芯片面积。
技术实现思路
本专利技术针对
技术介绍
存在的问题，提出了一种硅基薄外延单RESURF电平位移结构，以解决传统厚外延技术热过程时间长、结隔离横向扩散大、厚外延后光刻标记模糊等不足。本专利技术电平位移结构能使源在中心的曲率终端表面电场不会过于集中，减少曲率对器件耐压的影响；与现有曲率终端处理方式相比，本专利技术并未引入新的版次或工艺流程，成本较低，且其工艺兼容标准的CMOS工艺流程，实现了高压集成电路电平位移结构的集成。本专利技术的技术方案如下:为了解决薄外延曲率效应引起的器件提前击穿的问题，本专利技术提出了一种硅基薄外延单RESURF电平位移结构，如图4所示，包括基于浮动地的高端电路402、终端403、LDM0S 401、第一弯道区405、第二弯道区404 ;对于第一弯道区405，增加漏极曲率半径以达到耐压需求；对于第二弯道区404，增大第二弯道区漂移区的长度，优化的漂移区长度将削弱曲率结的电场集中，避免电场线在源端集中，且将获得更长的耐压层，避免提前击穿，从而提高弯道区击穿电压。图5为本专利技术硅基薄外延单RESURF电平位移结构中AA’剖面结构图，包括P型衬底501，N型埋层502，N型外延层503，P型埋层504，高压P阱505，第一 P型阱区506，第二P型阱区506a，第一 N型重掺杂区507，第二 N型重掺杂区507a，P型重掺杂区508 ;所述N型埋层502、N型外延层503和P型埋层504位于P型衬底501之上；高压P阱505、第一 P型阱区506、P型重掺杂区508、第二 P型阱区506a和第二 N型重掺杂区507a位于N型外延层503之上；第一 N型重掺杂区507位于第一 P型阱区506之上；其中第一 P型阱区506位于高压P阱505和P型重掺杂区508之间，P型重掺杂区508位于第一 P型阱区506和第二 P型阱区506a之间，P型阱区506a位于P型重掺杂区508和第二 N型重掺杂区507a之间；P型埋层504和高压P阱505对通连接。本专利技术结构中HVI没有跨过低的GND电位，其电位最多与高端电路中的最高电位相差一个低压逻辑电路的电源电压，使得高压单RESURF结构能够不受HVI的影响，从而达到最高耐压。进一步地，所述P型埋层504和高压P阱505可由两步工艺形成，即先形成P型埋层，再形成高压P阱；也可以仅由P型埋层工艺或高压P阱工艺一次形成。进一步地，所述第二弯道区漂移区的长度可根据耐压要求灵活调节。进一步地，对于第二弯道区404，可在B侧不变时，增大Η侧曲率半径，以增大第二弯道区的漂移区长度。进一步地，对于第二弯道区404，可在Η侧不变时，减小Β侧曲率半径，以增大第二弯道区漂移区的长度；Β侧曲率半径需保证基本耐压需求。进一步地，对于第二弯道区404，同时增大Β侧和Η侧的曲率半径，且Η侧曲率半径比Β侧曲率半径增加得多，以保证增大第二弯道区漂移区的长度。进一步地，对于第二弯道区404，在增大Η侧曲率半径时，减小Β侧曲率半径，以保证增大第二弯道区的漂移区长度；且Β侧曲率半径不能太小，需保证基本耐压需求。进一步地，本专利技术所述高压电平位移结构也适用于薄外延双RESURF结构。进一步地，本专利技术所述高压电平位移结构也适用于厚外延结构中。本专利技术的原理如下:在具有弯道区的高压电平位移结构中，在第一弯道区405，通过增大漏极曲率半径达到耐压需求，这种方式实现简单。图6为漏在中心和源在中心两种结构的耐压随曲率半径的变化关系曲线。对于漏在中心的结构，仅通过增大曲率半径，耐压基本能达到800V以上；这是由于电力线从高电位出发终止于低电位，是由内向外扩散，通过大曲率半径的PB/N-冶金结，可基本避免提前发生雪崩击穿。对于源在中心的结构，仅通过增大曲率半径，无法实现800V耐压。图7分别给出了曲率半径为30微米时，第一弯道区及第二弯道区(B侧)电势分布图，相邻电势线电势差为40V。对于第一弯道区，漏在中心时，电势线在漂移区内相对均勾分布，器件可以充分耗尽。在具有弯道区的高压电平位移结构中，对于第二弯道区404，N型漂移区耗尽层内的施主正电荷发出的电力线将终止于P型体区耗尽层内的受主负电荷。曲率源端的冶金结曲率半径较小，导致该处电场集中，从而极易提前发生雪崩击穿。漂移区长度是影响器件耐压特性的重要因素之一，器件的击穿耐压和漂移区长度的关系如图8所示。器件耐压整体随漂移区长度的增加而增加，但当漂移区长度较小时，这一关系较为明显，本文档来自技高网...
【技术保护点】
一种硅基薄外延单RESURF电平位移结构，包括基于浮动地的高端电路(402)、终端(403)、LDMOS(401)、第一弯道区(405)、第二弯道区(404)；对于第一弯道区(405)，增加漏极曲率半径以达到耐压需求；对于第二弯道区(404)，增大第二弯道区漂移区的长度，以提高击穿电压。
【技术特征摘要】
【专利技术属性】
技术研发人员：乔明，张晓菲，王裕如，代刚，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51
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